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參數資料
| 型號： | XC2C512-10FGG324I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 2/16頁 |
| 文件大小： | 0K |
| 描述： | IC CR-II CPLD 512MCRCELL 324FBGA |
| 標準包裝： | 60 |
| 系列： | CoolRunner II |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 9.2ns |
| 電壓電源 - 內部： | 1.7 V ~ 1.9 V |
| 邏輯元件/邏輯塊數目： | 32 |
| 宏單元數： | 512 |
| 門數： | 12000 |
| 輸入/輸出數： | 270 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BBGA |
| 供應商設備封裝： | 324-FBGA（23x23） |
| 包裝： | 托盤 |
CoolRunner-II CPLD Family
10
DS090 (v3.1) September 11, 2008
Product Specification
R
Design Security
Designs can be secured during programming to prevent
either accidental overwriting or pattern theft via readback.
Four independent levels of security are provided on-chip,
eliminating any electrical or visual detection of configuration
patterns. These security bits can be reset only by erasing
the entire device. See WP170 for more detail.
Figure 9: Macrocell Clock Chain with DualEDGE Option Shown
Figure 10: CoolCLOCK Created by Cascading Clock Divider and DualEDGE Option
GCK0
GCK1
GCK2
CLK_CT
PTC
DS090_09_121201
D/T
CE
CK
FIF
Latch
DualEDGE
Q
GCK0
GCK1
GCK2
CTC
PTC
D/T
CE
CK
FIF
Latch
DualEDGE
Q
Clock
In
÷2
÷4
÷6
÷8
÷10
÷12
÷14
÷16
GCK2
Synch Reset
Synch Rst
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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