參數(shù)資料
型號(hào)： XC2V1500-4BG575I
廠商： Xilinx Inc
文件頁數(shù)： 303/318頁
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-II 575PBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 27
系列： Virtex®-II
LAB/CLB數(shù)： 1920
RAM 位總計(jì)： 884736
輸入/輸出數(shù)： 392
門數(shù)： 1500000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 575-BBGA
供應(yīng)商設(shè)備封裝： 575-BGA（31x31）
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
37
Output Clock Jitter
Output Clock Phase Alignment
Table 40: Output Clock Jitter
Description
Symbol
Constraints
Speed Grade
Units
-6
-5
-4
Clock Synthesis Period Jitter
CLK0
CLKOUT_PER_JITT_0
±100
ps
CLK90
CLKOUT_PER_JITT_90
±150
ps
CLK180
CLKOUT_PER_JITT_180
±150
ps
CLK270
CLKOUT_PER_JITT_270
±150
ps
CLK2X, CLK2X180
CLKOUT_PER_JITT_2X
±200
ps
CLKDV (integer division)
CLKOUT_PER_JITT_DV1
±150
ps
CLKDV (non-integer division)
CLKOUT_PER_JITT_DV2
±300
ps
CLKFX, CLKFX180
CLKOUT_PER_JITT_FX
Note 1
ps
Notes:
1.
Values for this parameter are available at www.xilinx.com.
Table 41: Output Clock Phase Alignment
Description
Symbol
Constraints
Speed Grade
Units
-6
-5
-4
Phase Offset Between CLKIN and CLKFB
CLKIN/CLKFB
CLKIN_CLKFB_PHASE
±50
ps
Phase Offset Between Any DCM Outputs
All CLK outputs
CLKOUT_PHASE
±140
ps
Duty Cycle Precision
DLL outputs(1)
CLKOUT_DUTY_CYCLE_DLL(2)
±150
ps
CLKFX outputs
CLKOUT_DUTY_CYCLE_FX
±100
ps
Notes:
1.
"DLL outputs" is used here to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
2.
CLKOUT_DUTY_CYCLE_DLL applies to the 1X clock outputs (CLK0, CLK90, CLK180, and CLK270) only if
DUTY_CYCLE_CORRECTION = TRUE.
3.
Specification also applies to PSCLK.
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