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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
28
.
Master/Slave SelectMAP Parameters
Figure 5 is a generic timing diagram for data loading using SelectMAP. For other data loading diagrams, refer to the
Virtex-II Pro Platform FPGA User Guide
.
Figure 3: Slave Serial Mode Timing Sequence
Figure 4: Master Serial Mode Timing Sequence
Table 31: Master/Slave Serial Mode Timing Characteristics
Description
Figure
References
Symbol
Value
Units
CCLK
DIN setup/hold, slave mode (Figure 3)1/2
TDCC/TCCD
5.0/0.0
ns, min
DIN setup/hold, master mode (Figure 4)1/2
TDSCK/TCKDS
5.0/0.0
ns, min
DOUT
3
TCCO
12.0
ns, max
High time
4
TCCH
5.0
ns, min
Low time
5
TCCL
5.0
ns, min
Maximum start-up frequency
FCC_STARTUP
50
MHz, max
Maximum frequency
FCC_SERIAL
66(1)
MHz, max
Frequency tolerance, master mode with
respect to nominal
+45%
–30%
Notes:
1.
If no provision is made in the design to adjust the frequency of CCLK, FCC_SERIAL should not exceed FCC_STARTUP.
4
TCCH
3
TCCO
5
TCCL
2
TCCD
1
TDCC
Serial DIN
CCLK
Serial DOUT
ds083-3_08_111104
Serial DIN
CCLK
(Output)
Serial DOUT
1
2
TCKDS
TDSCK
ds083-3_09_111104
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