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參數(shù)資料
| 型號(hào)： | XC2V80-6CSG144C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 308/318頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX-II 80K 144-CSBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 198 |
| 系列： | Virtex®-II |
| LAB/CLB數(shù)： | 128 |
| RAM 位總計(jì)： | 147456 |
| 輸入/輸出數(shù)： | 92 |
| 門數(shù)： | 80000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 144-LCSBGA（12x12） |
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trademarks are the property of their respective owners.
DS031-2 (v3.5) November 5, 2007
Module 2 of 4
Product Specification
1
Detailed Description
Input/Output Blocks (IOBs)
Virtex-II I/O blocks (IOBs) are provided in groups of two or
four on the perimeter of each device. Each IOB can be used
as input and/or output for single-ended I/Os. Two IOBs can
be used as a differential pair. A differential pair is always
connected to the same switch matrix, as shown in Figure 1.
IOB blocks are designed for high performances I/Os, sup-
porting 19 single-ended standards, as well as differential
signaling with LVDS, LDT, Bus LVDS, and LVPECL.
Note: Differential I/Os must use the same clock.
Supported I/O Standards
Virtex-II IOB blocks feature SelectI/O-Ultra inputs and out-
puts that support a wide variety of I/O signaling standards.
In addition to the internal supply voltage (VCCINT =1.5V),
output driver supply voltage (VCCO) is dependent on the I/O
age (VCCAUX = 3.3 V) is required, regardless of the I/O
standard used. For exact supply voltage absolute maximum
ratings, see DC Input and Output Levels in Module 3.
All of the user IOBs have fixed-clamp diodes to VCCO and to
ground. As outputs, these IOBs are not compatible or com-
pliant with 5V I/O standards. As inputs, these IOBs are not
normally 5V tolerant, but can be used with 5V I/O standards
when external current-limiting resistors are used. For more
details, see the “5V Tolerant I/Os“ Tech Topic at www.xil-
inx.com
.
Table 3 lists supported I/O standards with Digitally Con-
trolled Impedance. See Digitally Controlled Impedance
4
0
Virtex-II Platform FPGAs:
Functional Description
DS031-2 (v3.5) November 5, 2007
Product Specification
R
Figure 1: Virtex-II Input/Output Tile
IOB
PAD4
IOB
PAD3
Differential Pair
IOB
PAD2
IOB
PAD1
Differential Pair
Switch
Matrix
DS031_30_101600
Table 1: Supported Single-Ended I/O Standards
IOSTANDARD
Attribute
Output
VCCO
Input
VCCO
Input
VREF
Board
Termination
Voltage (VTT)
LVTTL
3.3
N/R(3)
N/R
LVCMOS33
3.3
N/R
LVCMOS25
2.5
N/R
LVCMOS18
1.8
N/R
LVCMOS15
1.5
N/R
PCI33_3
3.3
N/R
PCI66_3
3.3
N/R
PCI-X
3.3
N/R
GTL
Note (1)
0.8
1.2
GTLP
Note (1)
1.0
1.5
HSTL_I
1.5
N/R
0.75
HSTL_II
1.5
N/R
0.75
HSTL_III
1.5
N/R
0.9
1.5
HSTL_IV
1.5
N/R
0.9
1.5
HSTL_I_18
1.8
N/R
0.9
HSTL_II_18
1.8
N/R
0.9
HSTL_III _18
1.8
N/R
1.1
1.8
HSTL_IV_18
1.8
N/R
1.1
1.8
SSTL18_I(2)
1.8
N/R
0.9
SSTL18_II
1.8
N/R
0.9
SSTL2_I
2.5
N/R
1.25
SSTL2_II
2.5
N/R
1.25
SSTL3_I
3.3
N/R
1.5
SSTL3_II
3.3
N/R
1.5
AGP-2X/AGP
3.3
N/R
1.32
N/R
Notes:
1.
VCCO of GTL or GTLP should not be lower than the termination
voltage or the voltage seen at the I/O pad. Example: If the pin High
level is 1.5V, connect VCCO to 1.5V.
2.
SSTL18_I is not a JEDEC-supported standard.
3.
N/R = no requirement.
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