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參數資料
| 型號： | XC4006E-4PG156I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 60/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA I-TEMP 5V 4SPD 156-CPGA |
| 產品變化通告： | XC4000(E,L) Discontinuation 01/April/2002 |
| 標準包裝： | 14 |
| 系列： | XC4000E/X |
| LAB/CLB數： | 256 |
| 邏輯元件/單元數： | 608 |
| RAM 位總計： | 8192 |
| 輸入/輸出數： | 125 |
| 門數： | 6000 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 156-BCBGA |
| 供應商設備封裝： | 156-CPGA（42.17x42.17） |
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R
May 14, 1999 (Version 1.6)
6-67
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
Figure 59: Asynchronous Peripheral Mode Programming Switching Characteristics
Previous Byte D6
D7
D0
D1
D2
1
TCA
2
TDC
4
TWTRB
3
TCD
6
TBUSY
READY
BUSY
RS, CS0
WS, CS1
D7
WS/CS0
RS, CS1
D0-D7
CCLK
RDY/BUSY
DOUT
Write to LCA
Read Status
X6097
7
4
Description
Symbol
Min
Max
Units
Write
Effective Write time
(CS0, WS=Low; RS, CS1=High)
1TCA
100
ns
DIN setup time
2
TDC
60
ns
DIN hold time
3
TCD
0ns
RDY
RDY/BUSY delay after end of
Write or Read
4TWTRB
60
ns
RDY/BUSY active after beginning
of Read
760
ns
RDY/BUSY Low output (Note 4)
6
TBUSY
2
9
CCLK
periods
Notes:
1. Conguration must be delayed until the INIT pins of all daisy-chained FPGAs are High.
2. The time from the end of WS to CCLK cycle for the new byte of data depends on the completion of previous byte
processing and the phase of the internal timing generator for CCLK.
3. CCLK and DOUT timing is tested in slave mode.
4. TBUSY indicates that the double-buffered parallel-to-serial converter is not yet ready to receive new data. The shortest
TBUSY occurs when a byte is loaded into an empty parallel-to-serial converter. The longest TBUSY occurs when a new word
is loaded into the input register before the second-level buffer has started shifting out data
This timing diagram shows very relaxed requirements. Data need not be held beyond the rising edge of WS.RDY/BUSY will
go active within 60 ns after the end of WS. A new write may be asserted immediately after RDY/BUSY goes Low, but write
may not be terminated until RDY/BUSY has been High for one CCLK period.
Product Obsolete or Under Obsolescence
相關PDF資料 |
PDF描述 |
|---|---|
| XC4006E-4PG156C | IC FPGA C-TEMP 5V 4SPD 156-CPGA |
| XC4006E-4PC84I | IC FPGA I-TEMP 5V 4SPD 84-PLCC |
| 487378-9 | CONN RECEPT 10POS .100 SLIMLINE |
| 487378-1 | CONN RECEPT 2POS .100 SLIMLINE |
| ASM43DRAN | CONN EDGECARD 86POS .156 R/A |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XC4006E-4PG156M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| XC4006E-4PQ160C | 功能描述:IC FPGA 256 CLB'S 160-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:XC4000E/X 產品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數:100 邏輯元件/單元數:238 RAM 位總計:3200 輸入/輸出數:80 門數:3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應商設備封裝:120-CPGA（34.55x34.55） |
| XC4006E-4PQ160I | 功能描述:IC FPGA I-TEMP 5V 4SPD 160-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:XC4000E/X 標準包裝:1 系列:Kintex-7 LAB/CLB數:25475 邏輯元件/單元數:326080 RAM 位總計:16404480 輸入/輸出數:350 門數:- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，F(xiàn)CBGA 供應商設備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XC4006E-4PQ160I0377 | 制造商:Xilinx 功能描述: |
| XC4006E4PQ208C | 制造商:XILINX 功能描述:* |
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