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參數(shù)資料
| 型號(hào)： | XC4008E-4PQ208I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 44/68頁(yè) |
| 文件大小： | 0K |
| 描述： | IC FPGA I-TEMP 5V 4SPD 208-PQFP |
| 產(chǎn)品變化通告： | XC4000(XL,XLA,E) Discontinuation 15/Nov/2004 |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | XC4000E/X |
| LAB/CLB數(shù)： | 324 |
| 邏輯元件/單元數(shù)： | 770 |
| RAM 位總計(jì)： | 10368 |
| 輸入/輸出數(shù)： | 144 |
| 門數(shù)： | 8000 |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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R
May 14, 1999 (Version 1.6)
6-53
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
XC4000E/X
UCLK_SYNC
XC4000E/X
UCLK_NOSYNC
XC4000E/X
CCLK_SYNC
XC4000E/X
CCLK_NOSYNC
XC3000
XC2000
CCLK
GSR Active
UCLK Period
DONE IN
Di
Di+1
Di+2
Di
Di+1
Di+2
U2
U3
U4
U2
U3
U4
U2
U3
U4
C1
Synchronization
Uncertainty
Di
Di+1
Di
Di+1
DONE
I/O
GSR Active
DONE
I/O
GSR Active
DONE
C1
C2
C1
U2
C3
C4
C2
C3
C4
C2
C3
C4
I/O
GSR Active
DONE
I/O
DONE
Global Reset
I/O
DONE
Global Reset
I/O
F = Finished, no more
configuration clocks needed
Daisy-chain lead device
must have latest F
Heavy lines describe
default timing
CCLK Period
Length Count Match
F
X9024
C1, C2 or C3
Figure 47: Start-up Timing
Product Obsolete or Under Obsolescence
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT71V3559S80PFGI8 | IC SRAM 4MBIT 80NS 100TQFP |
| IDT71V3559S75PFGI8 | IC SRAM 4MBIT 75NS 100TQFP |
| 487526-4 | CONN RCPT 5POS.100 SLIM W/LATCH |
| IDT71V3556S133PFGI8 | IC SRAM 4MBIT 133MHZ 100TQFP |
| IDT71V3556S100PFGI8 | IC SRAM 4MBIT 100MHZ 100TQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC4008E-PQ16 | 制造商:Xilinx 功能描述: |
| XC4010 | 制造商:XILINX 制造商全稱:XILINX 功能描述:Logic Cell Array Families |
| XC40103PQ208C | 制造商:XILINX 功能描述:XC4010E-3PQ208CKJ |
| XC4010-4BG225C | 制造商:Xilinx 功能描述: |
| XC4010-4PC84C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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