參數資料
| 型號： | XC4028XL-1HQ240I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 57/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA I-TEMP 3.3V 1SPD 240HQFP |
| 產品變化通告： | Product Discontinuation 27/Apr/2010 |
| 標準包裝： | 1 |
| 系列： | XC4000E/X |
| LAB/CLB數： | 1024 |
| 邏輯元件/單元數： | 2432 |
| RAM 位總計： | 32768 |
| 輸入/輸出數： | 193 |
| 門數： | 28000 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 240-BFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-PQFP（32x32） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁當前第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁
R
XC4000E and XC4000X Series Field Programmable Gate Arrays
6-64
May 14, 1999 (Version 1.6)
Synchronous Peripheral Mode
Synchronous Peripheral mode can also be considered
Slave Parallel mode. An external signal drives the CCLK
input(s) of the FPGA(s). The rst byte of parallel congura-
tion data must be available at the Data inputs of the lead
FPGA a short setup time before the rising CCLK edge.
Subsequent data bytes are clocked in on every eighth con-
secutive rising CCLK edge.
The same CCLK edge that accepts data, also causes the
RDY/BUSY output to go High for one CCLK period. The pin
name is a misnomer. In Synchronous Peripheral mode it is
really an ACKNOWLEDGE signal. Synchronous operation
does not require this response, but it is a meaningful signal
for test purposes. Note that RDY/BUSY is pulled High with
a high-impedance pullup prior to INIT going High.
The lead FPGA serializes the data and presents the pre-
amble data (and all data that overows the lead device) on
its DOUT pin. There is an internal delay of 1.5 CCLK peri-
ods, which means that DOUT changes on the falling CCLK
edge, and the next FPGA in the daisy chain accepts data
on the subsequent rising CCLK edge.
In order to complete the serial shift operation, 10 additional
CCLK rising edges are required after the last data byte has
been loaded, plus one more CCLK cycle for each
daisy-chained device.
Synchronous Peripheral mode is selected by a <011> on
the mode pins (M2, M1, M0).
X9027
CONTROL
SIGNALS
DATA BUS
PROGRAM
DOUT
M0 M1
M2
D0-7
INIT
DONE
PROGRAM
4.7 k
4.7 k
4.7 k
RDY/BUSY
VCC
OPTIONAL
DAISY-CHAINED
FPGAs
NOTE:
M2 can be shorted to Ground
if not used as I/O
CCLK
CLOCK
PROGRAM
DOUT
XC4000E/X
SLAVE
XC4000E/X
SYNCHRO-
NOUS
PERIPHERAL
M0 M1
N/C
8
M2
DIN
INIT
DONE
CCLK
N/C
Figure 56: Synchronous Peripheral Mode Circuit Diagram
Product Obsolete or Under Obsolescence
相關PDF資料 |
PDF描述 |
|---|---|
| XC4028XL-1HQ240C | IC FPGA C-TEMP 3.3V 1SPD 240HQFP |
| 65801-122LF | CLINCHER RECEPTACLE ASSY TIN |
| IDT71V3556SA166BGG8 | IC SRAM 4MBIT 166MHZ 119BGA |
| IDT71V424L10YGI8 | IC SRAM 4MBIT 10NS 36SOJ |
| XC4036XL-1BG432C | IC FPGA C-TEMP 3.3V 1SPD 432MBGA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XC4028XL-1HQ304C | 功能描述:IC FPGA C-TEMP 3.3V 1SPD 304HQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:XC4000E/X 標準包裝:1 系列:Kintex-7 LAB/CLB數:25475 邏輯元件/單元數:326080 RAM 位總計:16404480 輸入/輸出數:350 門數:- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，FCBGA 供應商設備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XC4028XL-1HQ304I | 功能描述:IC FPGA I-TEMP 3.3V 1SPD 304HQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:XC4000E/X 標準包裝:1 系列:Kintex-7 LAB/CLB數:25475 邏輯元件/單元數:326080 RAM 位總計:16404480 輸入/輸出數:350 門數:- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，FCBGA 供應商設備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XC4028XL1PG299C | 制造商:XILINX 功能描述:New |
| XC4028XL-1PG299C | 制造商:Xilinx 功能描述: |
| XC4028XL-2BG256C | 功能描述:IC FPGA C-TEMP 3.3V 2SPD 256PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:XC4000E/X 標準包裝:1 系列:Kintex-7 LAB/CLB數:25475 邏輯元件/單元數:326080 RAM 位總計:16404480 輸入/輸出數:350 門數:- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，FCBGA 供應商設備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
發(fā)布緊急采購，3分鐘左右您將得到回復。