參數資料
| 型號： | XC4052XL-1HQ240I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 58/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA I-TEMP 3.3V 1SPD 240HQFP |
| 產品變化通告： | XC4000(XL,XLA,E) Discontinuation 15/Nov/2004 |
| 標準包裝： | 24 |
| 系列： | XC4000E/X |
| LAB/CLB數： | 1936 |
| 邏輯元件/單元數： | 4598 |
| RAM 位總計： | 61952 |
| 輸入/輸出數： | 193 |
| 門數： | 52000 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 240-BFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-PQFP（32x32） |
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R
May 14, 1999 (Version 1.6)
6-65
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
Figure 57: Synchronous Peripheral Mode Programming Switching Characteristics
0
DOUT
CCLK
1
2
345
6
7
BYTE
0
BYTE
1
BYTE 0 OUT
BYTE 1 OUT
RDY/BUSY
INIT
1
0
X6096
Description
Symbol
Min
Max
Units
CCLK
INIT (High) setup time
TIC
5
s
D0 - D7 setup time
TDC
60
ns
D0 - D7 hold time
TCD
0ns
CCLK High time
TCCH
50
ns
CCLK Low time
TCCL
60
ns
CCLK Frequency
FCC
8
MHz
Notes:
1. Peripheral Synchronous mode can be considered Slave Parallel mode. An external CCLK provides timing, clocking in the
rst data byte on the second rising edge of CCLK after INIT goes High. Subsequent data bytes are clocked in on every
eighth consecutive rising edge of CCLK.
2. The RDY/BUSY line goes High for one CCLK period after data has been clocked in, although synchronous operation does
not require such a response.
3. The pin name RDY/BUSY is a misnomer. In Synchronous Peripheral mode this is really an ACKNOWLEDGE signal.
4. Note that data starts to shift out serially on the DOUT pin 0.5 CCLK periods after it was loaded in parallel. Therefore,
additional CCLK pulses are clearly required after the last byte has been loaded.
Product Obsolete or Under Obsolescence
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