參數(shù)資料
型號： XC4VFX12-10FF668I
廠商： Xilinx Inc
文件頁數(shù)： 8/58頁
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描述： IC FPGA VIRTEX-4FX 668FFBGA
標(biāo)準(zhǔn)包裝： 40
系列： Virtex®-4 FX
LAB/CLB數(shù)： 1368
邏輯元件/單元數(shù)： 12312
RAM 位總計： 663552
輸入/輸出數(shù)： 320
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 668-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 668-FCBGA
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
16
RocketIO Switching Characteristics
Table 22: Processor Block APU Interface Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (CPMDFCMCLOCK)
APU bus control inputs
TPPCDCK_DCDCREN
TPPCCKD_DCDCREN
0.33
0.20
0.36
0.20
0.42
0.23
ns, Min
APU bus data inputs
TPPCDCK_RESULT
TPPCCKD_RESULT
0.61
0.20
0.67
0.20
0.78
0.23
ns, Min
Clock to Out
APU bus control outputs
TPPCCKO_APUFCMDEC
1.53
1.75
2.00
ns, Max
APU bus data outputs
TPPCCKO_RADATA
1.53
1.75
2.00
ns, Max
Table 23: Maximum RocketIO Transceiver Performance
Description
Speed Grade
Units
-12
-11
-10
RocketIO Transceiver
6.5
3.125
Gb/s
Table 24: RocketIO Reference Clock Switching Characteristics
Description
Symbol
Conditions
Min
Typ
Max
Units
Reference Clock frequency range(1)
FGCLK
CLK
-10 Speed Grade
106
400
MHz
-11/-12 Speed Grades
106
644
MHz
All Speed Grades
GREFCLK Reference Clock frequency range(1)
FGREFCLK
CLK
106
320
MHz
Reference Clock frequency tolerance
FGTOL
CLK
–350
+350
ppm
Reference Clock rise time
TRCLK
20% – 80%
400
ps
Reference Clock fall time
TFCLK
20% – 80%
400
ps
Reference Clock duty cycle
TDCREF
CLK
45
55
%
Reference Clock total jitter, peak-peak(2)
TGJTT
CLK
40
ps
Clock recovery frequency acquisition time
TLOCK
Initial lock of the PLL from
startup (programmable)
1ms
Spread Spectrum Clocking(3)
0% to –0.5%
30
33
kHz
Notes:
1.
MGTCLK input can be used for all serial bit rates. GREFCLK can be used for serial bit rates up to 1 Gb/s.
2.
Measured at the package pin. For serial rates equal to or above 1 Gb/s, MGTCLK must be used. UI = Unit Interval.
3.
Tested with synchronous reference clock.
Figure 3: Reference Clock Timing Parameters
DS302_04_031708
80%
20%
TFCLK
TRCLK
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PDF描述
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