參數(shù)資料
型號： XC4VLX60-10FFG1148C
廠商： Xilinx Inc
文件頁數(shù)： 29/58頁
文件大小： 0K
描述： IC FPGA VIRTEX-4 60K 1148-FBGA
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-4 LX
LAB/CLB數(shù)： 6656
邏輯元件/單元數(shù)： 59904
RAM 位總計： 2949120
輸入/輸出數(shù)： 640
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1148-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1148-FCPBGA（35x35）
其它名稱： 122-1493
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
35
XtremeDSP Switching Characteristics
Table 42: XtremeDSP Switching Characteristics
Symbol
Description
Speed Grade
Units
-12
-11
-10
Setup and Hold of CE Pins
TDSPCCK_CE / TDSPCKC_CE
Setup/Hold of all CE inputs of the DSP48 slice
0.39
0.09
0.43
0.10
0.49
0.12
ns
TDSPCCK_RST / TDSPCKC_RST
Setup/Hold of all RST inputs of the DSP48 slice
0.32
0.09
0.36
0.10
0.40
0.12
ns
Setup and Hold Times of Data
TDSPDCK_{AA, BB, CC} /
TDSPCKD_{AA, BB, CC}
Setup/Hold of {A, B, C} input to {A, B, C} register
0.25
0.23
0.28
0.26
0.32
0.29
ns
TDSPDCK_{AM, BM} /
TDSPCKD_{AM, BM}
Setup/Hold of {A, B} input to M register
1.82
0.00
2.03
0.00
2.28
0.00
ns
Sequential Delays
TDSPCKO_PP
Clock to out from P register to P output
0.64
0.71
0.79
ns
TDSPCKO_PM
Clock to out from M register to P output
2.38
2.65
2.98
ns
Combinatorial
TDSPDO_{AP, BP}L
{A, B} input to P output
(LEGACY_MODE = MULT18X18)
3.53
3.92
4.41
ns
Maximum Frequency
FMAX
From {A, B} register to P register
(LEGACY_MODE = MULT18X18)
317.46
285.71
253.94
MHz
Fully Pipelined
500.00
450.05
400.00
MHz
相關(guān)PDF資料
PDF描述
XCV405E-6BG560C IC FPGA 1.8V C-TEMP 560-MBGA
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AMM36DRTN CONN EDGECARD 72POS DIP .156 SLD
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參數(shù)描述
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