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參數資料
| 型號： | XC5VLX50-1FFG324C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 79/91頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-5 50K 324FBGA |
| 標準包裝： | 1 |
| 系列： | Virtex®-5 LX |
| LAB/CLB數： | 3600 |
| 邏輯元件/單元數： | 46080 |
| RAM 位總計： | 1769472 |
| 輸入/輸出數： | 220 |
| 電源電壓： | 0.95 V ~ 1.05 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 324-BBGA，FCBGA |
| 供應商設備封裝： | 324-FCBGA（19x19） |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 HW-V5-ML561-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-V5-ML550-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-V5-ML521-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-AFX-FF324-500-G-ND - BOARD DEV VIRTEX 5 FF324 HW-V5GBE-DK-UNI-G-ND - KIT DEV V5 LXT GIGABIT ETHERNET 122-1508-ND - EVALUATION PLATFORM VIRTEX-5 |
| 其它名稱： | 122-1562 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁當前第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
80
TPSDCMPLL/
TPHDCMPLL
No Delay Global Clock and IFF(2) with
DCM and PLL in System-Synchronous Mode
XC5VTX150T
N/A
2.00
–0.41
2.22
–0.41
ns
XC5VTX240T
N/A
2.25
–0.40
2.51
–0.40
ns
XC5VFX30T
1.97
–0.36
2.08
–0.36
2.21
–0.36
ns
XC5VFX70T
1.92
–0.44
2.03
–0.44
2.16
–0.44
ns
XC5VFX100T
2.40
–0.59
2.51
–0.59
2.66
–0.58
ns
XC5VFX130T
2.46
–0.51
2.64
–0.51
2.89
–0.51
ns
XC5VFX200T
N/A
2.44
–0.31
2.59
–0.30
ns
Notes:
1.
Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the
Global Clock input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global
Clock input signal using the fastest process, lowest temperature, and highest voltage. These measurements include CMT jitter; DCM CLK0
driving PLL, PLL CLKOUT0 driving BUFG.
2.
IFF = Input Flip-Flop or Latch.
3.
Use IBIS to determine any duty-cycle distortion incurred using various standards.
Table 96: Global Clock Setup and Hold With DCM and PLL in System-Synchronous Mode (Cont’d)
Symbol
Description
Device
Speed Grade
Units
-3
-2
-1
相關PDF資料 |
PDF描述 |
|---|---|
| EEM08DSUI | CONN EDGECARD 16POS DIP .156 SLD |
| NCV8506D2T50R4 | IC REG LDO 5V .4A D2PAK7 |
| VY2472M49Y5US63V5 | CAP CER 4700PF 300V 20% RADIAL |
| HBM02DRYN-S13 | CONN EDGECARD 4POS .156 EXTEND |
| GSM02DSEN-S13 | CONN EDGECARD 4POS .156 EXTEND |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| XC5VLX50-1FFG324I | 功能描述:IC FPGA VIRTEX-5 50K 324FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Virtex®-5 LX 產品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數:4080 邏輯元件/單元數:52224 RAM 位總計:4866048 輸入/輸出數:480 門數:- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，FCBGA 供應商設備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
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| XC5VLX50-1FFG676CES | 功能描述:IC FPGA VIRTEX-5 ES 50K 676-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Virtex®-5 LX 標準包裝:1 系列:Kintex-7 LAB/CLB數:25475 邏輯元件/單元數:326080 RAM 位總計:16404480 輸入/輸出數:350 門數:- 電源電壓:0.97 V ~ 1.03 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:900-BBGA，FCBGA 供應商設備封裝:900-FCBGA（31x31） 其它名稱:122-1789 |
| XC5VLX50-1FFG676I | 功能描述:IC FPGA VIRTEX-5 50K 676-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Virtex®-5 LX 產品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數:4080 邏輯元件/單元數:52224 RAM 位總計:4866048 輸入/輸出數:480 門數:- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，FCBGA 供應商設備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
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