TBXB
參數(shù)資料
型號(hào)： XC6VCX130T-2FFG484C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 29/52頁(yè)
文件大小： 0K
描述： IC FPGA VIRTEX 6 128K 484FFGBGA
產(chǎn)品培訓(xùn)模塊： Virtex-6 FPGA Overview
產(chǎn)品變化通告： Virtex-6 FIFO Input Logic Reset 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex® 6 CXT
LAB/CLB數(shù)： 10000
邏輯元件/單元數(shù)： 128000
RAM 位總計(jì)： 9732096
輸入/輸出數(shù)： 240
電源電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 484-FCBGA
Virtex-6 CXT Family Data Sheet
DS153 (v1.6) February 11, 2011
Product Specification
35
TBXB
BX inputs to BMUX output
0.39
0.45
ns, Max
TBXD
BX inputs to DMUX output
0.50
0.58
ns, Max
TCXB
CX inputs to CMUX output
0.34
0.38
ns, Max
TCXD
CX inputs to DMUX output
0.40
0.45
ns, Max
TDXD
DX inputs to DMUX output
0.38
0.44
ns, Max
TOPCYA
An input to COUT output
0.42
0.47
ns, Max
TOPCYB
Bn input to COUT output
0.42
0.47
ns, Max
TOPCYC
Cn input to COUT output
0.35
0.39
ns, Max
TOPCYD
Dn input to COUT output
0.33
0.37
ns, Max
TAXCY
AX input to COUT output
0.33
0.38
ns, Max
TBXCY
BX input to COUT output
0.28
0.32
ns, Max
TCXCY
CX input to COUT output
0.20
0.23
ns, Max
TDXCY
DX input to COUT output
0.19
0.22
ns, Max
TBYP
CIN input to COUT output
0.08
0.09
ns, Max
TCINA
CIN input to AMUX output
0.28
0.32
ns, Max
TCINB
CIN input to BMUX output
0.29
0.34
ns, Max
TCINC
CIN input to CMUX output
0.30
0.34
ns, Max
TCIND
CIN input to DMUX output
0.33
0.38
ns, Max
Sequential Delays
TCKO
Clock to AQ – DQ outputs
0.39
0.44
ns, Max
TSHCKO
Clock to AMUX – DMUX outputs
0.47
0.54
ns, Max
Setup and Hold Times of CLB Flip-Flops Before/After Clock CLK
TDICK/TCKDI
A – D input to CLK on A – D Flip Flops
0.43/0.20
0.50/0.23
ns, Min
TCECK_CLB/
TCKCE_CLB
CE input to CLK on A – D Flip Flops
0.32/–0.01
0.37/–0.01
ns, Min
TSRCK/TCKSR
SR input to CLK on A – D Flip Flops
0.52/–0.08
0.60/–0.08
ns, Min
TCINCK/TCKCIN
CIN input to CLK on A – D Flip Flops
0.24/0.17
0.27/0.19
ns, Min
Set/Reset
TSRMIN
SR input minimum pulse width
0.97
ns, Min
TRQ
Delay from SR input to AQ – DQ flip-flops
0.68
0.78
ns, Max
TCEO
Delay from CE input to AQ – DQ flip-flops
0.59
0.67
ns, Max
FTOG
Toggle frequency (for export control)
1098.00
MHz
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”, but if a “0”
is listed, there is no positive hold time.
2.
These items are of interest for Carry Chain applications.
Table 47: CLB Switching Characteristics (Cont’d)
Symbol
Description
Speed Grade
Units
-2
-1
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PDF描述
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