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參數資料
| 型號： | XC9572XL-7VQ64C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 5/10頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD 72 MCELL C-TEMP 64-VQFP |
| 標準包裝： | 160 |
| 系列： | XC9500XL |
| 可編程類型： | 系統(tǒng)內可編程（最少 10,000 次編程/擦除循環(huán)） |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數目： | 4 |
| 宏單元數： | 72 |
| 門數： | 1600 |
| 輸入/輸出數： | 52 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP |
| 供應商設備封裝： | 64-VQFP（10x10） |
| 包裝： | 托盤 |
| 配用： | 122-1512-ND - KIT DESIGN CPLD W/BATT HOLDER |
XC9572XL High Performance CPLD
4
DS057 (v2.0) April 3, 2007
Product Specification
R
AC Characteristics
Symbol
Parameter
XC9572XL-5
XC9572XL-7
XC9572XL-10
Units
Min
Max
Min
Max
Min
Max
TPD
I/O to output valid
-
5.0
-
7.5
-
10.0
ns
TSU
I/O setup time before GCK
3.7
-
4.8
-
6.5
-
ns
TH
I/O hold time after GCK
0
-
0
-
0
-
ns
TCO
GCK to output valid
-
3.5
-
4.5
-
5.8
ns
fSYSTEM
Multiple FB internal operating frequency
-
178.6
-
125.0
-
100.0
MHz
TPSU
I/O setup time before p-term clock input
1.7
-
1.6
-
2.1
-
ns
TPH
I/O hold time after p-term clock input
2.0
-
3.2
-
4.4
-
ns
TPCO
P-term clock output valid
-
5.5
-
7.7
-
10.2
ns
TOE
GTS to output valid
-
4.0
-
5.0
-
7.0
ns
TOD
GTS to output disable
-
4.0
-
5.0
-
7.0
ns
TPOE
Product term OE to output enabled
-
7.0
-
9.5
-
11.0
ns
TPOD
Product term OE to output disabled
-
7.0
-
9.5
-
11.0
ns
TAO
GSR to output valid
-
10.0
-
12.0
-
14.5
ns
TPAO
P-term S/R to output valid
-
10.5
-
12.6
-
15.3
ns
TWLH
GCK pulse width (High or Low)
2.8
-
4.0
-
4.5
-
ns
TAPRPW
Asynchronous preset/reset pulse width
(High or Low)
5.0
-
6.5
-
7.0
-
ns
TPLH
P-term clock pulse width (High or Low)
5.0
-
6.5
-
7.0
-
ns
Figure 3: AC Load Circuit
Device Output
Output Type
VTEST
3.3V
2.5V
VTEST
R1
320
Ω
250
Ω
R1
R2
CL
R2
360
Ω
660
Ω
CL
35 pF
DS058_03_081500
VCCIO
3.3V
2.5V
相關PDF資料 |
PDF描述 |
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