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參數(shù)資料
| 型號(hào)： | XCV100E-7CS144I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 99/233頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 144-CSBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 198 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 600 |
| 邏輯元件/單元數(shù)： | 2700 |
| RAM 位總計(jì)： | 81920 |
| 輸入/輸出數(shù)： | 94 |
| 門(mén)數(shù)： | 128236 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 144-LCSBGA（12x12） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
102
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
FG900 Fine-Pitch Ball Grid Array Package
XCV600E, XCV1000E, and XCV1600E devices in the
FG900 fine-pitch Ball Grid Array package have footprint
compatibility. Pins labeled I0_VREF can be used as either
in all parts unless device-dependent as indicated in the foot-
notes. If the pin is not used as VREF, it can be used as gen-
Differential Pair information.
256
7
T38
T41
√
-
257
7
T42
R39
1
VREF
258
7
R38
R42
2
-
259
7
P39
R40
4
-
260
7
P38
R41
2
-
261
7
N39
P42
1
-
262
7
M39
P40
3
-
263
7
M38
P41
√
-
264
7
L39
N42
√
VREF
265
7
N41
L38
2
-
266
7
M42
K40
√
-
267
7
K38
M40
√
VREF
268
7
J40
M41
2
-
269
7
L40
J39
5
VREF
270
7
L41
J38
√
-
271
7
H39
K42
√
VREF
272
7
H38
K41
1
-
273
7
G40
J41
2
-
274
7
G39
H42
√
-
275
7
G42
G38
1
VREF
276
7
F40
G41
2
-
277
7
F41
F42
4
-
278
7
E42
F39
2
VREF
279
7
E41
E40
1
-
280
7
D41
E39
3
-
Notes:
1.
AO in the XCV1000E, 2000E.
2.
AO in the XCV1000E, 1600E.
3.
AO in the XCV2000E.
4.
AO in the XCV1600E.
5.
AO in the XCV1000E.
Table 25: FG860 Differential Pin Pair Summary
XCV1000E, XCV1600E, XCV2000E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Table 26: FG900 — XCV600E, XCV1000E, XCV1600E
Bank
Pin Description
Pin #
0GCK3
C15
0IOA74
0IO
A134
0IO
C54
0IO
C64
0IO
C144
0IO
D85
0IO
D10
0IO
D134
0IO
E6
0IOE95
0IO
E145
0IO
F94
0IO
F145
0IO
G15
0IO
K115
0IO
K12
0IO
L134
0
IO_L0N_YY
C44
0
IO_L0P_YY
F73
0
IO_L1N_Y
D5
0IO_L1P_Y
G8
0
IO_VREF_L2N_Y
A31
0IO_L2P_Y
H9
0
IO_L3N_Y
B44
0IO_L3P_Y
J104
0
IO_L4N_YY
A4
0
IO_L4P_YY
D6
0
IO_VREF_L5N_YY
E7
0
IO_L5P_YY
B5
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC6SLX75T-N3CSG484C | IC FPGA SPARTAN-6 484CSBGA |
| GCB108DHBS | CONN EDGECARD 216PS R/A .050 SLD |
| AYM40DRMT-S288 | CONN EDGECARD 80POS .156 EXTEND |
| ASM40DRMT-S288 | CONN EDGECARD 80POS .156 EXTEND |
| AGM40DRMT-S288 | CONN EDGECARD EXTEND 80POS .156 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV100E-7FG240C | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV100E-7FG240I | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
| XCV100E-7FG256C | 功能描述:IC FPGA 1.8V C-TEMP 256-FBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門(mén)數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV100E-7FG256I | 功能描述:IC FPGA 1.8V I-TEMP 256-FBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門(mén)數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV100E-7HQ240C | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
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