參數(shù)資料
型號： XCV600E-6FG676I
廠商： Xilinx Inc
文件頁數(shù)： 12/233頁
文件大?。?/td> 0K
描述： IC FPGA 1.8V I-TEMP 676-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標準包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 3456
邏輯元件/單元數(shù)： 15552
RAM 位總計： 294912
輸入/輸出數(shù)： 444
門數(shù)： 985882
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 676-BGA
供應商設(shè)備封裝： 676-FBGA（27x27）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
23
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
BG352 Differential Pin Pairs
Virtex-E devices have differential pin pairs that can also pro-
vide other functions when not used as a differential pair. A
check (
√) in the AO column indicates that the pin pair can be
used as an asynchronous output for all devices provided in
this package. Pairs with a note number in the AO column
are device dependent. They can have asynchronous out-
puts if the pin pair are in the same CLB row and column in
the device. Numbers in this column refer to footnotes that
indicate which devices have pin pairs than can be asynchro-
nous outputs. The Other Functions column indicates alter-
native function(s) not available when the pair is used as a
differential pair or differential clock
Table 11: BG352 Differential Pin Pair Summary
XCV100E, XCV200E, XCV300E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Global Differential Clock
0
4
AE13
AC13
NA
IO LVDS 55
1
5
AF14
AD14
NA
IO LVDS 55
2
1
B14
A13
NA
IO LVDS 9
3
0
D14
A15
NA
IO LVDS 9
IO LVDS
Total Outputs: 87, Asynchronous Output Pairs: 43
00
B23
D21
√
VREF_0
10
D20
A23
√
-
20
B22
C21
√
VREF_0
3
0
A21
B20
2
-
40
B19
C19
√
VREF_0
5
0
C18
D17
√
-
60
A18
C17
2
-
70
C16
B17
√
-
80
D15
A16
√
VREF_0
9
1
A13
A15
√
GCLK LVDS 3/2
10
1
A12
C13
2
-
11
1
C12
B12
√
VREF_1
12
1
B11
A11
√
-
13
1
D11
C11
2
-
14
1
C10
B9
√
-
15
1
C9
B8
√
VREF_1
16
1
A7
D9
1
-
17
1
B6
A6
√
VREF_1
18
1
A4
C7
√
-
19
1
D6
C6
√
VREF_1
20
1
C4
D5
√
CS
21
2
E4
D3
√
DIN_D0
22
2
D2
C1
√
VREF_2
23
2
G4
F3
√
-
24
2
E2
F2
√
VREF_2
25
2
F1
J4
2
-
26
2
H2
G1
√
D1
27
2
J3
J2
√
D2
28
2
J1
L4
1
-
29
2
L3
L2
√
-
30
2
M4
M3
√
D3
31
2
M2
M1
2
-
32
2
N4
N2
√
-
33
3
R1
R2
2
-
34
3
R3
R4
√
VREF_3
35
3
T2
U2
√
-
36
3
T4
V1
1
-
37
3
U3
U4
√
D5
38
3
V3
V4
√
VREF_3
39
3
Y1
Y2
1
-
40
3
AA2
Y3
√
VREF_3
41
3
AC1
AB2
√
-
42
3
AA4
AC2
√
VREF_3
43
3
AC3
AD2
√
INIT
44
4
AC5
AD4
√
-
45
4
AE4
AF3
√
VREF_4
46
4
AC7
AD6
√
-
47
4
AE5
AE6
√
VREF_4
48
4
AF6
AC9
2
-
49
4
AE8
AF7
√
VREF_4
50
4
AD9
AE9
√
-
51
4
AF9
AC11
2
-
52
4
AD11
AE11
√
-
53
4
AC12
AD12
√
VREF_4
54
4
AE12
AF12
2
-
Table 11: BG352 Differential Pin Pair Summary
XCV100E, XCV200E, XCV300E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
相關(guān)PDF資料
PDF描述
XCV600E-6BG560I IC FPGA 1.8V I-TEMP 560-MBGA
XCV600E-6BG432I IC FPGA 1.8V I-TEMP 432-MBGA
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ASC60DRTH-S13 CONN EDGECARD 120POS .100 EXTEND
ASC60DREN-S13 CONN EDGECARD 120POS .100 EXTEND
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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