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參數(shù)資料
| 型號： | XPC823VR75B2T |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 50/70頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU POWERQUICC 75MHZ 256-PBGA |
| 標準包裝： | 60 |
| 系列： | MPC8xx |
| 處理器類型： | 32-位 MPC8xx PowerQUICC |
| 速度： | 75MHz |
| 電壓： | 1.8V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BGA |
| 供應商設備封裝： | 256-PBGA（23x23） |
| 包裝： | 托盤 |
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MPC823 ELECTRICAL SPECIFICATIONS
Table 15. Ethernet Timing
NUM
CHARACTERISTIC
25MHZ
40MHZ
50MHZ
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
120
CLSN (CTS2) width high
40
40
40
ns
121
RCLK1 rise and fall times
15
15
15
ns
122
RCLK1 width low
40
40
40
ns
123
RCLK1 clock period1
80
120
80
120
80
120
ns
124
RXD2 setup time
20
20
20
ns
125
RXD2 hold time
555
ns
126
RENA (CD2) active delay (from RCLK1
rising edge of the last data bit)
101010
ns
127
RENA (CD2) width low
100
100
100
ns
128
TCLK1 rise and fall times
15
15
15
ns
129
TCLK1 width low
40
40
40
ns
130
TCLK1 clock period
1
99
101
99
101
99
101
ns
131
TXD2 active delay (from TCLK1 rising edge)
10
50
10
50
10
50
ns
132
TXD2 inactive delay (from TCLK1 rising
edge)
10
50
10
50
10
50
ns
133
TENA (RTS2) active delay (from TCLK1
rising edge)
10
50
10
50
10
50
ns
134
TENA (RTS2) inactive delay (from TCLK1
rising edge)
10
50
10
50
10
50
ns
135
N/A
136
N/A
137
N/A
138
CLKx low to SDACK asserted2
202020
ns
139
CLKx low to SDACK negated3
202020
ns
NOTES:
1.
The ratio SyncCLK/RCLK1 and SyncCLK/TCLK1 must be greater than or equal to 2/1.
2.
SDACK is asserted when the SDMA writes the incoming frame DA into memory.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關PDF資料 |
PDF描述 |
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