參數(shù)資料
型號(hào)： XPC850SRCZT50BU
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 49/76頁
文件大?。?/td> 825K
代理商： XPC850SRCZT50BU
MOTOROLA
MPC850 (Rev. A/B/C) Hardware Specifications
49
Serial Interface AC Electrical Specifications
74
L1xCLK edge to L1RSYNC, L1TSYNC, invalid
(SYNC hold time)
35.00
—
ns
75
L1RSYNC, L1TSYNC rise/fall time
—
15.00
ns
76
L1RXD valid to L1xCLK edge (L1RXD setup time)
17.00
—
ns
77
L1xCLK edge to L1RXD invalid (L1RXD hold time)
13.00
—
ns
78
L1xCLK edge to L1ST
n
valid
4
10.00
45.00
ns
78A
L1SYNC valid to L1ST
n
valid
10.00
45.00
ns
79
L1xCLK edge to L1ST
n
invalid
10.00
45.00
ns
80
L1xCLK edge to L1TXD valid
10.00
55.00
ns
80A
L1TSYNC valid to L1TXD valid
4
10.00
55.00
ns
81
L1xCLK edge to L1TXD high impedance
0.00
42.00
ns
82
L1RCLK, L1TCLK frequency (DSC =1)
—
16.00 or
SYNCCLK/2
MHz
83
L1RCLK, L1TCLK width low (DSC =1)
P + 10
—
ns
83A
L1RCLK, L1TCLK width high (DSC = 1)
3
P + 10
—
ns
84
L1CLK edge to L1CLKO valid (DSC = 1)
—
30.00
ns
85
L1RQ valid before falling edge of L1TSYNC
4
1.00
—
L1TCLK
86
L1GR setup time
2
42.00
—
ns
87
L1GR hold time
42.00
—
ns
88
L1xCLK edge to L1SYNC valid (FSD = 00) CNT =
0000, BYT = 0, DSC = 0)
—
0.00
ns
1
The ratio SyncCLK/L1RCLK must be greater than 2.5/1.
2
These specs are valid for IDL mode only.
3
Where P = 1/CLKOUT. Thus for a 25-MHz CLKO1 rate, P = 40 ns.
4
These strobes and TxD on the first bit of the frame become valid after L1CLK edge or L1SYNC,
whichever is later.
Table 8-17. SI Timing (continued)
Num
Characteristic
All Frequencies
Unit
Min
Max
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PDF描述
XPC850SRCZT66BU Microprocessor
XPC850SRZT50BU Microprocessor
XPC855TZP50 Controller Miscellaneous - Datasheet Reference
XPC850CZT50BU Microprocessor
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參數(shù)描述
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