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參數(shù)資料
| 型號(hào)： | Z80B-CTC |
| 英文描述： | Z8 Microcontrollers |
| 中文描述： | Z8微控制器 |
| 文件頁(yè)數(shù)： | 111/222頁(yè) |
| 文件大?。?/td> | 1595K |
| 代理商： | Z80B-CTC |
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Z8 Microcontrollers
ZiLOG
Serial I/O
UM001600-Z8X0599
9-5
After a full character has been assembled in the receiver’s
buffer, SIO Register (F0H), Interrupt Request IRQ3 is gen-
erated. The shift clock is stopped and the Shift Register re-
set to all 1s. The start bit detection circuitry begins moni-
toring the data input for the next start bit. This cycle allows
the receiver to synchronize on the center of the bit time for
each incoming character.
9.3.2 Overwrites
Although the receiver is single buffered, it is not protected
from being overwritten, so the software must read the SIO
Register (F0H) within one character time after the interrupt
request (IRQ3). The Z8 does not have a flag to indicate
this overrun condition. If polling is used, the IRQ3 bit in the
Interrupt Request Register must be reset by software.
9.3.3 Framing Errors
Framing error detection is not supported by the receiver
hardware, but by responding to the interrupt request within
one character bit time, the software can test for a stop bit
on P30. Port 3 bits are always readable, which facilitates
break detection. For example, if a null character is re-
ceived, testing P30 results in a 0 being read.
9.3.4 Parity
The data format supported by the receiver must have a
start bit, eight data bits, and at least one stop bit. If parity
is on, bit 7 of the data received will be replaced by a Parity
Error Flag. A parity error sets bit 7 to 1, otherwise, bit D7
is set to 0. Figure 9-7 shows these data formats.
The Z8
hardware supports odd parity only, that is enabled
by setting the Port 3 Mode Register bit 7 to 1 (Figure 9-8).
If even parity is required, the Parity Mode should be dis-
abled (P3M bit 7 set to 0), and software must calculate the
received data’s parity.
Figure 9-7. Receiver Data Formats
SP D7 D6 D5 D4 D3 D2 D1 D0 ST
Eight Data Bits
Start Bit
Start Bit
Seven Data Bits
One Stop Bit
SP P D6 D5 D4 D3 D2 D1 D0 ST
Parity Error Flag
One Stop Bit
Received Data
(No Parity)
Received Data
(With Parity)
Figure 9-8. Port 3 Mode Register (P3M) Parity
D7 D6 D5 D4 D3 D2 D1 D0
(Write-Only)
0 = Parity OFF
1 = Parity ON
Port 3 Mode Register (P3M)
Register F7H
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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