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參數(shù)資料
| 型號(hào)： | Z90365 |
| 廠商： | ZiLOG, Inc. |
| 英文描述： | CAP 0.1UF 50V 10% X7R AXIAL BULK R-MIL-PRF-39014 |
| 中文描述： | 數(shù)字電視控制器 |
| 文件頁數(shù)： | 4/8頁 |
| 文件大?。?/td> | 35K |
| 代理商： | Z90365 |
Z90365
Digital Television Controller
Zilog
4
P R E L I M I N A R Y
CP97TEL2800
PIN DESCRIPTION
(Continued)
Table 1. 42-Pin SDIP Pin Identification
Name
V
CC
GND
IRIN
Function
+ 5 Volts
0 Volts
Z90365
34
13, 30
36
Direction
PWR
PWR
I
Reset
–
–
I
Notes
Infrared Remote Capture
Input
4-Bit A/D Converter Input
14-Bit Pulse Width
Modulator Output
8-Bit Pulse Width Modulator
Output
Bit Programmable
Input/Output Ports
ADC[4:0]
PWM10, PWM9
9, 10, 11, 12, 28
1, 2
AI
O
I
O
PWM[5:1]
3, 4, 5, 6, 7
O
O
Port0[F:0]
21, -, -, -, -, -, 38, 37,
35, -, -, 15, 8, 40, 39,
11
16, 12, 20, 19, 18, 17,
42, 41, 14
39 or 41
40 or 42
31
32
29
26
27
33
22, 23, 24
B
I
1
Port1[8:0]
Bit Programmable
Input/Output Ports
I
C Clock I/O
I
C Data I/O
Crystal Oscillator Input
Crystal Oscillator Output
Loop Filter
H_SYNC
V_SYNC
Device Reset
OSD Video Output Typically
Drive B, G, and R Outputs
OSD Blank Output
OSD HalfBlank Output
R[1:0], G[1:0], and B[1:0]
Outputs of the RGB Matrix
Internal Processor SCLK
B
I
SCL
SCD
XTAL1
XTAL2
LPF
HSYNC
VSYNC
/Reset
V[3:1]
2
BOD
BOD
AI
AO
AB
B
B
I
O
2
3
2
I
O
O
I
I
I
O
Blank
HalfBlank
RGB Digital
Outputs
SCLK
25
21
O
O
O
4
5
37, 14, 17, 16, 19, 18
20
O
6
Notes:
1. SCL I/O pin is shared with Port 0 or Port 11.
2. SCD I/O pin is shared with Port 02 or Port 12.
3. Half Blank output is a function shared with Port 0F.
4. Digital RGB outputs and the internal SCLK are shared with Port 1 [5:0].
5. Internal processor SCLK is shared with Port 16.
PWM outputs are push/pull
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