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參數(shù)資料
| 型號： | ZL50022GAC |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 路由/交換 |
| 英文描述： | Enhanced 4 K Digital Switch with Stratum 4E DPLL |
| 中文描述： | TELECOM, DIGITAL TIME SWITCH, PBGA256 |
| 封裝： | 17 X 17 MM, 1.61 MM HEIGHT, PLASTIC, MS-034, BGA-256 |
| 文件頁數(shù)： | 32/121頁 |
| 文件大小： | 939K |
| 代理商： | ZL50022GAC |
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ZL50022
Data Sheet
32
Zarlink Semiconductor Inc.
7.3 Output Advancement Programming
This feature is used to advance the output data of individual output streams with respect to the output frame
boundary. Each output stream has its own bit advancement value which can be programmed in the Stream Output
Control Register 0 - 31 (SOCR0 - 31).
By default, all output streams have zero bit advancement such that bit 7 is the first bit that appears after the output
frame boundary (assuming ST-BUS formatting). The output advancement is enabled by STO[n]AD 2 - 0 (bits 6 - 4)
of the Stream Output Control Register 0 - 31 (SOCR0 - 31) as described in Table 47 on page 83. The output bit
advancement can vary from 0 to 7 bits.
Figure 16 - Output Bit Advancement Timing Diagram (ST-BUS)
FPi
STio[n]
Bit Adv = 0
(Default)
Channel 0
7
Channel 1
6 5 4 3 2 1
0 7 6 5 4 3 2 1 0 7 6 5 4 3 2
Channel 2
2 1 0
4
3
Last Channel
STio[n]
Bit Adv = 1
Channel 0
7
Channel 1
6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3
Channel 2
2 1 0
3
Last Channel
Bit Advancement = 1
Note: Last Channel = 31, 63, 127 and 255 for 2.048, 4.096, 8.192 and 16.384 Mbps modes respectively.
2 1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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