參數(shù)資料
型號: μPD750104
廠商: NEC Corp.
英文描述: 4Bit Single Chip Microcontrollers(4 位微控制器)
中文描述: 4位單片微控制器(4位微控制器)
文件頁數(shù): 123/352頁
文件大小: 1903K
代理商: ΜPD750104
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99
CHAPTER 5 PERIPHERAL HARDWARE FUNCTIONS
(2) Procedure for changing the system clock and CPU clock
The procedure for changing the system clock and CPU clock is explained using Figure 5-19.
Figure 5-19. Changing the System Clock and CPU Clock
<1>
A RESET signal starts CPU operation at the lowest speed of the main system clock (32
μ
s at
2 MHz, 64
μ
s at 1 MHz) after a wait time
Note 1
for stable oscillation.
The PCC is rewritten for highest-speed operation after a time elapse which is sufficient for the
voltage on the V
DD
pin to be high enough for highest-speed operation.
The removal of commercial current is detected using, for example, an interrupt input
Note 2
, then bit
0 of the SCC is set to 1 to operate with the subsystem clock. (In this case, subsystem clock
generation must have been started.) After a time (15 machine cycles) required to switch to the
subsystem clock elapses, bit 3 of the SCC is set to 1 to terminate main system clock generation.
After detecting the input of commercial current by using an interrupt, bit 3 of the SCC is cleared
to start main system clock generation. After a time required for stable generation, bit 0 of the SCC
is cleared to 0 to operate at the highest speed.
<2>
<3>
<4>
Notes 1.
The wait time is fixed to 56/f
CC
(28
μ
s at 2 MHz, 56
μ
s at 1 MHz)
2.
INT4 is useful.
ON
OFF
Commercial
power
line voltage
Lowest-speed operation
supply voltage
V
DD
pin voltage
RESET signal
System clock
CPU clock
Wait
Note 1
f
CC
= 2 MHz
f
XT
= 32.768 kHz
f
CC
32
μ
s
f
CC
2
μ
s
f
XT
122
μ
s
f
CC
2
μ
s
Internal reset
operation
<1>
<2>
<3>
<4>
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PDF描述
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