參數(shù)資料
型號： 5CEFA7U19C8NES
廠商： Altera
文件頁數(shù)： 92/1077頁
文件大?。?/td> 0K
描述： IC CYCLONE V FPGA 150K 484-UBGA
標(biāo)準(zhǔn)包裝： 84
系列： Cyclone® V E
LAB/CLB數(shù)： 56415
邏輯元件/單元數(shù)： 149500
RAM 位總計： 6656000
輸入/輸出數(shù)： 240
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-FBGA
供應(yīng)商設(shè)備封裝： 484-UBGA（19x19）
其它名稱： 544-2737
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Table 5-11: Reference Clock Pin for I/O Bank Without Dedicated Reference Clock Pin
Reference Clock Pin I/O Bank
Data Channel I/O Bank
Member Code
Device Variant
4A
Banks using bottom
right PLL
A2, A4
Cyclone V E
3B
Banks using bottom
left PLL
7A
Banks using top right
PLL
8A
Banks using top left
PLL
3B
3A
A5, A9
5B
5A
5B
5A
A7
3B
3A
C4, C5, C9
Cyclone V GX
5B
5A
5B
5A
C3, C7
3B
3A
D5, D9
Cyclone V GT
5B
5A
3B
3A
D7
3B
3A
A2, A4
Cyclone V SE
5B
5A
A5, A6
3B
3A
C2, C4
Cyclone V SX
5B
5A
C5, C6
5B
5A
D5, D6
Cyclone V ST
Guideline: Using LVDS Differential Channels
If you use LVDS channels, adhere to the following guidelines.
LVDS Channel Driving Distance
Each PLL can drive all the LVDS channels in the entire quadrant.
Using Both Corner PLLs
You can use both corner PLLs to drive LVDS channels simultaneously. You can use a corner PLL to drive
all the transmitter channels and the other corner PLL to drive all the receiver channels in the same I/O bank.
Both corner PLLs can drive duplex channels in the same I/O bank if the channels that are driven by each
PLL are not interleaved. You do not require separation between the groups of channels that are driven by
both corner PLLs.
Altera Corporation
I/O Features in Cyclone V Devices
5-13
Guideline: Using LVDS Differential Channels
CV-52005
2014.01.10
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