參數資料
型號： 74HCT112N,652
廠商： NXP Semiconductors
文件頁數： 8/15頁
文件大?。?/td> 0K
描述： IC DUAL JK NEG-EDG-TRG FF 16-DIP
產品培訓模塊： Logic Packages
標準包裝： 1,000
系列： 74HCT
功能： 設置（預設）和復位
類型： JK 型
輸出類型： 差分
元件數： 2
每個元件的位元數： 1
頻率 - 時鐘： 64MHz
延遲時間 - 傳輸： 21ns
觸發(fā)器類型： 負邊沿
電源電壓： 4.5 V ~ 5.5 V
工作溫度： -40°C ~ 125°C
安裝類型： 通孔
封裝/外殼： 16-DIP（0.300"，7.62mm）
包裝： 管件
1998 Jun 10
2
Philips Semiconductors
Product specication
Dual JK ip-op with set and reset;
negative-edge trigger
74HC/HCT112
FEATURES
Asynchronous set and reset
Output capability: standard
ICC category: flip-flops
GENERAL DESCRIPTION
The 74HC/HCT112 are high-speed Si-gate CMOS devices
and are pin compatible with low power Schottky TTL
(LSTTL). They are specified in compliance with JEDEC
standard no. 7A.
The 74HC/HCT112 are dual negative-edge triggered
JK-type flip-flops featuring individual nJ, nK, clock (nCP),
set (nSD) and reset (nRD) inputs.
The set and reset inputs, when LOW, set or reset the
outputs as shown in the function table regardless of the
levels at the other inputs.
A HIGH level at the clock (nCP) input enables the nJ and
nK inputs and data will be accepted. The nJ and nK inputs
control the state changes of the flip-flops as shown in the
function table. The nJ and nK inputs must be stable one
set-up time prior to the HIGH-to-LOW clock transition for
predictable operation.
Output state changes are initiated by the HIGH-to-LOW
transition of nCP.
Schmitt-trigger action in the clock input makes the circuit
highly tolerant to slower clock rise and fall times.
QUICK REFERENCE DATA
GND = 0 V; Tamb =25 °C; tr =tf = 6 ns
Notes
1. CPD is used to determine the dynamic power dissipation (PD in W):
PD =CPD × VCC2 × fi +∑ (CL × VCC2 × fo) where:
fi = input frequency in MHz
fo = output frequency in MHz
∑ (CL × VCC2 × fo) = sum of outputs
CL = output load capacitance in pF
VCC = supply voltage in V
2. For HC the condition is VI = GND to VCC
For HCT the condition is VI = GND to VCC 1.5 V
SYMBOL
PARAMETER
CONDITIONS
TYPICAL
UNIT
HC
HCT
tPHL/ tPLH
propagation delay
CL = 15 pF; VCC =5 V
nCP to nQ, nQ
1719ns
nSD to nQ, nQ
1515ns
nRD to nQ, nQ
1819ns
fmax
maximum clock frequency
66
70
MHz
CI
input capacitance
3.5
pF
CPD
power dissipation capacitance per ip-op
notes 1 and 2
27
30
pF
相關PDF資料
PDF描述
M85049/82-18N03 BACKSHELL BANDING SZ 18 NICKEL
M85049/51S8W STRAIN RLF 90 DEG .500-20 UNEF
M85049/88-13W03 BACKSHELL BANDING SZ 13 CADMIUM
74HC73PW,118 IC DUAL JK F-F NEG EDGE 14TSSOP
MS3105-24 RCPT DUMMY SHELL SIZE 24
相關代理商/技術參數
參數描述
74HCT112PW 功能描述:觸發(fā)器 DUAL J-K NEG EDGE RoHS:否 制造商:Texas Instruments 電路數量:2 邏輯系列:SN74 邏輯類型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類型:CMOS 輸出類型: 傳播延遲時間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel
74HCT112PW,112 功能描述:觸發(fā)器 DUAL J-K NEG EDGE RoHS:否 制造商:Texas Instruments 電路數量:2 邏輯系列:SN74 邏輯類型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類型:CMOS 輸出類型: 傳播延遲時間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel
74HCT112PW,118 功能描述:觸發(fā)器 DUAL J-K NEG EDGE RoHS:否 制造商:Texas Instruments 電路數量:2 邏輯系列:SN74 邏輯類型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類型:CMOS 輸出類型: 傳播延遲時間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel
74HCT112PW-T 功能描述:觸發(fā)器 DUAL J-K NEG EDGE RoHS:否 制造商:Texas Instruments 電路數量:2 邏輯系列:SN74 邏輯類型:D-Type Flip-Flop 極性:Inverting, Non-Inverting 輸入類型:CMOS 輸出類型: 傳播延遲時間:4.4 ns 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:X2SON-8 封裝:Reel
74HCT11D 功能描述:邏輯門 TRIPLE 3-INPUT AND GATE RoHS:否 制造商:Texas Instruments 產品:OR 邏輯系列:LVC 柵極數量:2 線路數量（輸入/輸出）:2 / 1 高電平輸出電流:- 16 mA 低電平輸出電流:16 mA 傳播延遲時間:3.8 ns 電源電壓-最大:5.5 V 電源電壓-最小:1.65 V 最大工作溫度:+ 125 C 安裝風格:SMD/SMT 封裝 / 箱體:DCU-8 封裝:Reel
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*