參數(shù)資料
型號： 79RC32438-200BBI
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 152/654頁
文件大?。?/td> 6963K
代理商： 79RC32438-200BBI
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IDT Clocking and Initialization
Clocking Overview
79RC32438 User Reference Manual
3 - 2
November 4, 2002
Notes
A PLL multiplies the master clock input and generates an internal CPU pipeline clock (PCLK) and an
IPBus clock (ICLK). The CPU pipeline clock (PCLK) is divided by two to form the IPBus clock (ICLK). All of
the logic that interfaces to the IPBus use this clock. In addition, the IPBus clock is used to generate the
clock signals for the external DDR Memory subsystem. The IPBus clock is further divided by the value
selected in the External Clock Divider field in the boot configuration vector to generate an external clock
output on the EXTCLK pin. The external clock output (EXTCLK) is used by the memory and peripheral bus.
The relationship between CLK, PCLK, ICLK, and the EXTCLK pin are shown in Figure 3.2.
Figure 3.2 RC32438 Clocking Architecture
The CPU pipeline clock is equal to the master clock input multiplied by the value selected by the CPU
Pipeline Clock Multiplier field in the boot configuration vector during a cold reset. Table 3.1 shows the
supported CPU Pipeline Clock Multiplier field modes. Care must be exercised to ensure that the master
clock input frequency falls within the range supported by a selected mode. For example, when multiply by 3
is selected, the master clock input frequency must be between 66.6 MHz and 88.6 MHz.
CPU Pipeline
Clock Multiplier
CLK
PCLK
Min
1
1.
Frequency in MHz.
Max
1
Min
1
Max
1
PLL Bypass
-
-
-
-
Multiply by 3
66.6
88.6
200
266
Multiply by 4
50
66.6
200
266
Multiply by 6
33.3
44.3
200
266
Multiply by 8
25
33.25
200
266
Table 3.1 Processor Clock PLL Multiplier Modes
PLL
Divider
Divider
PCLK
ICLK
CPU
Most
On-Chip
Logic
CPU Pipeline Clock Multiplier
(bypass, 3, 4, 6, 8)
External Clock Divider
(1, 2, 4)
Constant 2
RC32438
CLK
EXTCLK
Clock for DDR Memory
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PDF描述
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