參數(shù)資料
型號： 79RC32438-200BBI
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 26/654頁
文件大?。?/td> 6963K
代理商： 79RC32438-200BBI
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IDT List of Figures
79RC32438 User Reference Manual
vi
November 4, 2002
Notes
Figure 10.24 PCI Inbound Interrupt Cause Register (PCIIIC)............................................................10-42
Figure 10.25 PCI Inbound Interrupt Mask Register (PCIIIM).............................................................10-43
Figure 10.26 PCI Outbound Doorbell Register (PCIOD)...................................................................10-44
Figure 10.27 PCI Outbound Interrupt Cause Register (PCIOIC).......................................................10-44
Figure 10.28 PCI Outbound Interrupt Mask Register (PCIOIM)........................................................10-45
Figure 10.29 Vendor ID Register (VENDOR_ID)...............................................................................10-47
Figure 10.30 Device ID Register (DEVICE_ID).................................................................................10-47
Figure 10.31 Command Register (COMMAND)................................................................................10-47
Figure 10.32 Status Register (STATUS)............................................................................................10-49
Figure 10.33 Device Revision ID Register (REVISION_ID)...............................................................10-51
Figure 10.34 Class Code Register (CLASS_CODE).........................................................................10-51
Figure 10.35 Class Code Register (CLASS_CODE).........................................................................10-51
Figure 10.36 Master Latency Register (MASTER_LATENCY)..........................................................10-52
Figure 10.37 Header Type Register (HEADER_TYPE).....................................................................10-52
Figure 10.38 Header Type Register (BIST).......................................................................................10-53
Figure 10.39 PCI Base Address [0|1|2|3] Register (PBA[0|1|2|3]).....................................................10-53
Figure 10.40 Subsystem Vendor ID Register (SVI)...........................................................................10-54
Figure 10.41 Subsystem ID Register (SUBSYSTEM_ID)..................................................................10-54
Figure 10.42 Interrupt Line Register (INTERRUPT_LINE)................................................................10-55
Figure 10.43 Interrupt Pin Register (INTERRUPT_PIN)....................................................................10-55
Figure 10.44 Minimum Grant Register (MIN_GNT)...........................................................................10-55
Figure 10.45 Maximum Latency Register (MAX_LAT)......................................................................10-56
Figure 10.46 Target Time-out Register (TRDY_TIMEOUT)..............................................................10-56
Figure 10.47 Retry Limit Register (RETRY_LIMIT)...........................................................................10-57
Figure 10.48 PCI Base Address [0|1|2|3] Control (PBA[0|1|2|3]C)....................................................10-57
Figure 10.49 PCI Base Address [0|1|2|3] Mapping Register (PBA[0|1|2|3]M)...................................10-59
Figure 10.50 PCI Management Register (PMGT)..............................................................................10-60
Figure 11.1
Ethernet Interface with Management Feature................................................................11-1
Figure 11.2
Ethernet Interface Control Register (ETH[0|1]INTFC)....................................................11-5
Figure 11.3
Ethernet FIFO Transmit Threshold Register (ETH[0|1]FIFOTT) ....................................11-7
Figure 11.4
Representation of MAC Address....................................................................................11-7
Figure 11.5
Ethernet Address Recognition Control Register (ETH[0|1]ARC)....................................11-9
Figure 11.6
Ethernet Address Filtering Algorithm............................................................................11-10
Figure 11.7
Ethernet Hash Table [0|1] Register (ETH[0|1]HASH[0|1])............................................11-11
Figure 11.8
Ethernet Station Address [0|1|2|3] Low Register (ETH[0|1]SAL[0|1|2|3]).....................11-11
Figure 11.9
Ethernet Station Address [0|1|2|3] High Register (ETH[0|1]SAH[0|1|2|3]) ...................11-12
Figure 11.10 Device Control and Status Value for Ethernet Receive Descriptors.............................11-13
Figure 11.11 Device Control and Status Value for Ethernet Transmit Descriptors............................11-15
Figure 11.12 Ethernet Receive Byte Count (ETH[0|1]RBC)..............................................................11-17
Figure 11.13 Ethernet Receive Packet Count (ETH[0|1]RPC) ..........................................................11-17
Figure 11.14 Ethernet Receive Undersized Packet Count (ETH[0|1]RUPC).....................................11-17
Figure 11.15 Ethernet Receive Fragment Count (ETH[0|1]RFC)......................................................11-18
Figure 11.16 Ethernet Transmit Byte Count (ETH[0|1]TBC)..............................................................11-18
Figure 11.17 Ethernet Generate Pause Frame Register (ETH[0|1]GPF)..........................................11-19
Figure 11.18 Ethernet Pause Frame Status Register (ETH[0|1]PFS) ...............................................11-20
Figure 11.19 Ethernet Control Frame Station Address 0 (ETH[0|1]CFSA0)......................................11-20
Figure 11.20 Ethernet Control Frame Station Address 1 (ETH[0|1]CFSA1)......................................11-21
Figure 11.21 Ethernet Control Frame Station Address 2 (ETH[0|1]CFSA2)......................................11-21
Figure 11.22 Ethernet MAC Configuration Register #1 (ETH[0|1]MAC1)..........................................11-22
Figure 11.23 Ethernet MAC Configuration Register #2 (ETH[0|1]MAC2)..........................................11-23
Figure 11.24 Ethernet Back-to-Back Inter-Packet Gap Register (ETH[0|1]IPGT).............................11-27
Figure 11.25 Ethernet Non Back-to-Back Inter-Packet Gap Register (ETH[0|1]IPGR).....................11-27
Figure 11.26 Ethernet Collision Window and Retry Register (ETH[0|1]CLRT)..................................11-28
Figure 11.27 Ethernet Maximum Frame Length Register (ETH[0|1]MAXF)......................................11-29
Figure 11.28 Ethernet MAC Test Register (ETH[0|1]MTEST)...........................................................11-29
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PDF描述
79RC32438-233BB Microprocessor
79RC32438-233BBI Microprocessor
79RC32T335-133DH MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32T335-133DHI MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
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