參數(shù)資料
型號(hào)： 79RC32V332-100DHI
英文描述： 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-MSOP, TUBE
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁(yè)數(shù)： 508/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32V332-100DHI
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IDT EJTAG System
Hardware Breakpoints
79RC32438 User Reference Manual
20 - 42
November 4, 2002
Notes
effects on loads must allow such reloads, or debug software should alternatively avoid setting data break-
points with data value compares on the address of such devices. Debug software must disable breakpoints
when returning to the instruction, otherwise the Debug Data Break Load/Store exception will reoccur. An
alternative is for debug software to emulate the instruction in software and change the DEPC accordingly.
Debug Data Break Load/Store Exception as an Imprecise Debug Exception
A Debug Data Break Load/Store Imprecise exception occurs when a data breakpoint indicates an
imprecise match. In this case, the DEPC register and DBD bit in the Debug register point to an instruction
later in the execution flow rather than at the load/store instruction that caused the DB_match equation to be
true. The load/store instruction causing the Debug Data Break Load/Store Imprecise exception always
updates the destination register and completes the access to the external memory system. Therefore this
load/store instruction is not re-executed on return from the debug handler, because the DEPC register and
DBD bit do not point to that instruction.
Several imprecise data breakpoints can be pending at a given time, if the bus system supports multiple
outstanding data accesses. The breakpoints are evaluated as the accesses finalize, and a Debug Data
Break Load/Store Imprecise exception is generated only for the first one matching. Both the first and
succeeding matches cause corresponding BS bits and DDBLImpr/DDBSImpr to be set, but no debug
exception is generated for succeeding matches because the processor is already in Debug Mode. Similarly,
if a debug exception had already occurred at the time of the first match (for example, due to a precise
debug exception), then all matches cause the corresponding BS bits and DDBLImpr/DDBSImpr to be set,
but no debug exception is generated because the processor is already in Debug Mode.
The SYNC instruction, followed by appropriate spacing must be executed before the BS bits and
DDBLImpr/DDBSImpr bits are accessed for read or write. This delay ensures that these bits are fully
updated. Any BS bit set prior to the match and debug exception are kept set, because only debug software
can clear the BS bits.
Breakpoints Used as Triggerpoints
Software can set up both instruction and data breakpoints such that a matching breakpoint does not
generate a debug exception, but sends an indication through the BS bit only. The TE bit in the IBCn or
DBCn register controls whether an instruction or data breakpoint, respectively, is used as a triggerpoint.
Triggerpoints are evaluated for matches under the same criteria as breakpoints. The BS bit in the IBS or
DBS register is set for a triggerpoint when the respective IB_match condition (see section “Conditions for
Matching Instruction Breakpoints” on page 20-35) or DB_match condition (see section “Conditions for
Matching Data Breakpoints” on page 20-37) is true. For the BS bit to be set for an instruction triggerpoint,
either the instruction must be fully executed or an exception must occur on the instruction.
The BS bit for a data triggerpoint can only be set if no exception with higher priority than the Debug Data
Break Load/Store exception with address match only occurred on the load/store instruction. For exceptions
with equal or lower priority than the Debug Data Break Load/Store exception with address match only, the
BS bits are still set for a matching triggerpoint. For example, the BS bit is set even if a TLB or Bus Error
exception occurred on the load/store instruction. Data triggerpoints with value compares require the data
value to be valid for the BS bit to be set, which is not the case if, for example, a TLB or Bus Error exception
occurs on a load instruction. However, for stores, the trigger may compare on UNPREDICTABLE data as
described in section “Data Breakpoints in case of Unaligned Address” on page 20-39. The rules for update
of the BS bits are shown in Table 20.27.
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PDF描述
79RC32V332-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE
79RC32V332-133DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-MSOP, TUBE
79RC32V333-100DH Microprocessor
79RC32V333-100DHI 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R
79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R
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79RC32V332-133DHGI 制造商:Integrated Device Technology Inc 功能描述:208 QFP - Bulk
79RC32V332-133DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-133DP 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP 制造商:Integrated Device Technology Inc 功能描述:79RC32V332-133DP - Bulk
79RC32V332-133DPI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
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