參數(shù)資料
型號： 79RC32V334-100BBI
英文描述： MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
中文描述： 微處理器| 32位|的BGA | 256PIN |塑料
文件頁數(shù)： 200/654頁
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代理商： 79RC32V334-100BBI
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IDT Device Controller
Device Write Transaction
79RC32438 User Reference Manual
6 - 16
November 4, 2002
Notes
Figure 6.14 Generic Device Write Transaction
1
The device write transaction, with WAITACKN configured as a wait input, consists of the following steps.
1. The RC32438 drives the address bus (MADDR[25:0]), drives RWN low and BDIRN high, asserts
BOEN
1
, and drives the data to be written on the data bus (MDATA[15:0]) on the rising edge of
EXTCLK. This indicates the start of a transaction.
2.
CSD
clock cycles after step one, the RC32438 asserts the appropriate chip select (CSNx).
3.
BWD
clock cycles after step one, the RC32438 asserts the appropriate byte write enables
(BWEN[1:0]).
4. If WAITACKN is not asserted during the transaction, the WWS clock cycles after step one the
RC32438 negates all byte write enables (BWEN[1:0]).
If WAITACKN is asserted during the transaction, the WWS field is ignored from that point on. The
RC32438 negates all byte write enables in the clock cycle after it samples WAITACKN negated.
5.
CSH
clock cycles after step four, the RC32438 negates chip select.
6.
WDH
clock cycles after step four, the RC32438 negates BOEN and tri-states the data bus
(MDATA[15:0]).
7.
PWD
clock cycles after step four, the RC32438 may modify the address on the address bus
(MADDR[25:0]) and may begin a new transaction.
When configured as a wait signal, WAITACKN must be asserted at least two clock cycles prior to the
end of
WWS.
WAITACKN assertions after this point are ignored. Thus, to use WAITACKN in this mode,
WWS
must have a value greater than or equal to three.
The device write transaction, with WAITACKN configured as a transfer acknowledge input, consists of
the following steps.
1. The RC32438 drives the address bus (MADDR[25:0]), drives RWN low and BDIRN high, asserts
BOEN
1
, and drives the data to be written on the data bus (MDATA[15:0]) on the rising edge of
EXTCLK. This indicates the start of a transaction.
2.
CSD
clock cycles after step one, the RC32438 asserts the appropriate chip select (CSNx).
3.
BWD
clock cycles after step one, the RC32438 asserts the appropriate byte write enables
(BWEN[1:0]).
4. The external device asserts WAITACKN once it has captured the data on the data bus and is ready
for the transaction to complete.
5.
CSH
clock cycles after the RC32438 samples WAITACKN asserted, the RC32438 negates CSNx.
6. When the external device observes that CSNx is negated, it negates WAITACKN.
7.
WDH
clock cycles after the RC32438 samples WAITACKN asserted, the RC32438 negates BOEN.
8.
PWD
clock cycles after the RC32438 samples WAITACKN asserted, it tri-states the data bus
(MDATA[15:0]), may modify the address on the address bus (MADDR[25:0]), and may begin a new
transaction.
1.
BOEN is only asserted if the buffer enable (BE) bit is set in the device control register (DEVxC).
EXTCLK
MADDR[25:0]
RWN
CSNx
BWEN[1:0]
OEN
MDATA[15:0]
Transaction
CSD
WWS
PWD
CSH
Address Valid
Transaction
Data Valid
WDH
BWD
BOEN
WAITACKN
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PDF描述
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