參數(shù)資料
型號(hào)： 79RC32V334-150BBI
英文描述： MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
中文描述： 微處理器| 32位|的BGA | 256PIN |塑料
文件頁(yè)數(shù)： 27/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32V334-150BBI
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IDT List of Figures
79RC32438 User Reference Manual
vii
November 4, 2002
Notes
Figure 11.29 MII Management Configuration Register (MIIMCFG)...................................................11-30
Figure 11.30 MII Management Command Register (MIIMCMD).......................................................11-31
Figure 11.31 MII Management Address Register (MIIMADDR).........................................................11-32
Figure 11.32 MII Management Write Data Register (MIIMWTD).......................................................11-32
Figure 11.33 MII Management Read Data Register (MIIMRDD).......................................................11-33
Figure 11.34 MII Management Indicators Register (MIIMIND)..........................................................11-33
Figure 11.35 Ethernet Management Clock Prescalar Register (ETHMCP).......................................11-34
Figure 12.1
GPIO Function Register (GPIOFUNC)...........................................................................12-4
Figure 12.2
GPIO Configuration Register (GPIOCFG)......................................................................12-4
Figure 12.3
GPIO Data Register (GPIOD).........................................................................................12-5
Figure 12.4
GPIO Interrupt Level Register (GPIOILEVEL)................................................................12-5
Figure 12.5
GPIO Interrupt Status Register (GPIOISTAT)................................................................12-5
Figure 12.6
GPIO Non-maskable Interrupt Enable Register (GPIONMIEN)......................................12-6
Figure 13.1
UART [0|1] Reset Register.............................................................................................13-5
Figure 13.2
UART [0|1] Receive Buffer Register (UART[0|1]RB)......................................................13-5
Figure 13.3
UART [0|1] Transmit Holding Register (UART[0|1]TH) ..................................................13-5
Figure 13.4
UART [0|1] Interrupt Enable Register (UART[0|1]IE) .....................................................13-6
Figure 13.5
UART [0|1] Interrupt Identification Register (UART[0|1]II)..............................................13-7
Figure 13.6
UART [0|1] FIFO Control Register (UART[0|1]FC).........................................................13-8
Figure 13.7
UART [0|1] Line Control Register (UART[0|1]LC) ..........................................................13-9
Figure 13.8
UART[0|1] Modem Control Register (UART0MC)........................................................13-10
Figure 13.9
UART [0|1] Line Status Register (UART[0|1]LS)..........................................................13-11
Figure 13.10 UART[0|1] Modem Status Register (UART0MS)..........................................................13-13
Figure 13.11 UART [0|1] Scratch Register (UART[0|1]S)..................................................................13-14
Figure 13.12 UART [0|1] Divisor Latch Low Register (UART[0|1]DLL) .............................................13-14
Figure 13.13 UART [0|1] Divisor Latch High Register (UART[0|1]DLH)............................................13-15
Figure 14.1
Counter Timer [0|1|2] Count Register (COUNT[0|1|2])...................................................14-2
Figure 14.2
Counter Timer [0|1|2] Compare Register (COMPARE[0|1|2])........................................14-2
Figure 14.3
Counter Timer [0|1|2] Control Register (CTC[0|1|2])......................................................14-3
Figure 15.1
I2C Bus Interface Block Diagram....................................................................................15-1
Figure 15.2
I
2
C Bus Control Register (I2CC).....................................................................................15-2
Figure 15.3
I2C Bus Data Input Register (I2CDI)..............................................................................15-3
Figure 15.4
I2C Bus Data Output Register (I2CDO)..........................................................................15-4
Figure 15.5
I2C Bus Clock Prescalar Register (I2CCP)....................................................................15-4
Figure 15.6
Using the I2C Bus Clock (SCL) to Adapt the Operating Rate.........................................15-6
Figure 15.7
Master Operation: Master Transmitter Addressing a Slave Receiver
(7-bit Address)................................................................................................................15-8
Figure 15.8
Master Operation: Master Receiver Addressing a Slave Transmitter
(7-bit Address)................................................................................................................15-8
Figure 15.9
Master Operation: Master Interface Initiated Repeated Start Condition.........................15-9
Figure 15.10 Master Operation: Addressing a 10-bit Slave as a Slave Transmitter............................15-9
Figure 15.11 I2C Bus Master Command Register (I2CMCMD)...........................................................15-9
Figure 15.12 I2C Bus Master Status Register (I2CMS).....................................................................15-10
Figure 15.13 I2C Bus Master Status Mask Register (I2CMSM)........................................................15-11
Figure 15.14 Slave Operation: Master Transmitter Addressing a Slave Receiver
(7-bit Address)..............................................................................................................15-13
Figure 15.15 Slave Operation: Master Receiver Addressing a Slave Transmitter
(7-bit Address)..............................................................................................................15-13
Figure 15.16 Slave Operation: Addressing a 10-bit Slave as a Slave Transmitter............................15-14
Figure 15.17 I2C Bus Slave Status Register (I2CSS)........................................................................15-14
Figure 15.18 I2C Bus Slave Status Mask Register (I2CSSM)...........................................................15-15
Figure 15.19 I2C Bus Slave Address Register (I2CSADDR).............................................................15-17
Figure 15.20 I2C Bus Slave Acknowledge Register (I2CSACK).......................................................15-18
Figure 16.1
SPI and PCI Serial EEPROMs Interfacing......................................................................16-1
Figure 16.2
SPI Clock Prescalar Register (SPCP)............................................................................16-3
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