參數(shù)資料
型號(hào)： 79RC32V334-150BBI
英文描述： MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
中文描述： 微處理器| 32位|的BGA | 256PIN |塑料
文件頁(yè)數(shù)： 29/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32V334-150BBI
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IDT List of Figures
79RC32438 User Reference Manual
ix
November 4, 2002
Notes
Figure 20.19 DBVn Register Format..................................................................................................20-51
Figure 20.20 Data Break on Store with Value Compare....................................................................20-54
Figure 20.21 Data Break on Store with Value Compare....................................................................20-54
Figure 20.22 Test Access Port (TAP) Overview................................................................................20-55
Figure 20.23 EJTAG TAP Controller State Diagram..........................................................................20-56
Figure 20.24 JTAG_TDI to JTAG_TDO Path in Shift Mode State.....................................................20-57
Figure 20.25 JTAG_TDI to JTAG_TDO Path for Selected Data Register(s) in Shift-DR State.........20-57
Figure 20.26 JTAG_TDI to JTAG_TDO Path in Shft-DR State and ALL Instruction is Selected.......20-59
Figure 20.27 JTAG_TDI to JTAG_TDO Path in Shift-DR State and FASTDATA Instruction
is Selected....................................................................................................................20-59
Figure 20.28 Device ID Register Format...........................................................................................20-61
Figure 20.29 Implementation Register Format..................................................................................20-62
Figure 20.30 Data Register Format...................................................................................................20-63
Figure 20.31 Address Register Format..............................................................................................20-65
Figure 20.32 EJTAG Control Register Format...................................................................................20-65
Figure 20.33 Bypass Register Format...............................................................................................20-70
Figure 20.34 TAP Operation Example...............................................................................................20-71
Figure 20.35 Write Processor Access Example.................................................................................20-73
Figure 20.36 Read Processor Access Example................................................................................20-74
Figure 20.37 Daisy Chaining of Multi-core EJTAG TAP Controllers..................................................20-75
Figure 20.38 Signal Flow Between Chip, Target System PCB, and Probe.......................................20-76
Figure 20.39 TAP Signals Timing......................................................................................................20-78
Figure 20.40 System Reset Signal Timing.........................................................................................20-79
Figure 20.41 Voltage Sense for I/O Signal Timing.............................................................................20-79
Figure 20.42 EJTAG Connector Mechanical Dimensions..................................................................20-81
Figure 20.43 Target System Electrical EJTAG Connection...............................................................20-82
Figure 20.44 Target System Layout for EJTAG Connection..............................................................20-83
Figure A.1
Example of Instruction Description.................................................................................. A-2
Figure A.1
Example of Instruction Fields........................................................................................... A-3
Figure A.2
Example of Instruction Descriptive and Mnemonic Name............................................... A-3
Figure A.3
Example of Instruction Format......................................................................................... A-3
Figure A.4
Example of Instruction Purpose....................................................................................... A-3
Figure A.5
Example of Instruction Description.................................................................................. A-4
Figure A.6
Example of Instruction Restrictions................................................................................. A-4
Figure A.7
Sample Instruction Operation.......................................................................................... A-5
Figure A.8
Sample Instruction Exception.......................................................................................... A-5
Figure A.9
Sample Instruction Programming Notes.......................................................................... A-5
Figure A.10
Unaligned Word Load Using LWL and LWR................................................................. A-74
Figure A.11
Bytes Loaded by LWL Instruction.................................................................................. A-75
Figure A.12
Unaligned Word Load Using LWL and LWR................................................................. A-78
Figure A.13
Bytes Loaded by LWL Instruction.................................................................................. A-79
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PDF描述
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