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參數(shù)資料
| 型號： | A3P060-CSG121I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 150/220頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1KB FLASH 60K 121-CSP |
| 標準包裝： | 490 |
| 系列： | ProASIC3 |
| RAM 位總計： | 18432 |
| 輸入/輸出數(shù)： | 96 |
| 門數(shù)： | 60000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 121-VFBGA，CSBGA |
| 供應商設備封裝： | 121-CSP（6x6） |
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ProASIC3 Flash Family FPGAs
Revision 13
2-21
Summary of I/O Timing Characteristics – Default I/O Software
Settings
Table 2-22 Summary of AC Measuring Points
Standard
Measuring Trip Point (Vtrip)
3.3 V LVTTL / 3.3 V LVCMOS
1.4 V
3.3 V LVCMOS Wide Range
1.4 V
2.5 V LVCMOS
1.2 V
1.8 V LVCMOS
0.90 V
1.5 V LVCMOS
0.75 V
3.3 V PCI
0.285 * VCCI (RR)
0.615 * VCCI (FF)
3.3 V PCI-X
0.285 * VCCI (RR)
0.615 * VCCI (FF)
Table 2-23 I/O AC Parameter Definitions
Parameter
Parameter Definition
tDP
Data to Pad delay through the Output Buffer
tPY
Pad to Data delay through the Input Buffer
tDOUT
Data to Output Buffer delay through the I/O interface
tEOUT
Enable to Output Buffer Tristate Control delay through the I/O interface
tDIN
Input Buffer to Data delay through the I/O interface
tHZ
Enable to Pad delay through the Output Buffer—High to Z
tZH
Enable to Pad delay through the Output Buffer—Z to High
tLZ
Enable to Pad delay through the Output Buffer—Low to Z
tZL
Enable to Pad delay through the Output Buffer—Z to Low
tZHS
Enable to Pad delay through the Output Buffer with delayed enable—Z to High
tZLS
Enable to Pad delay through the Output Buffer with delayed enable—Z to Low
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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