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參數(shù)資料
| 型號(hào)： | A3P060-CSG121I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 205/220頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1KB FLASH 60K 121-CSP |
| 標(biāo)準(zhǔn)包裝： | 490 |
| 系列： | ProASIC3 |
| RAM 位總計(jì)： | 18432 |
| 輸入/輸出數(shù)： | 96 |
| 門數(shù)： | 60000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 121-VFBGA，CSBGA |
| 供應(yīng)商設(shè)備封裝： | 121-CSP（6x6） |
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ProASIC3 Flash Family FPGAs
Revision 13
2-71
Table 2-97 Parameter Definition and Measuring Nodes
Parameter Name
Parameter Definition
Measuring Nodes
(from, to)*
tOCLKQ
Clock-to-Q of the Output Data Register
HH, DOUT
tOSUD
Data Setup Time for the Output Data Register
FF, HH
tOHD
Data Hold Time for the Output Data Register
FF, HH
tOSUE
Enable Setup Time for the Output Data Register
GG, HH
tOHE
Enable Hold Time for the Output Data Register
GG, HH
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
LL, DOUT
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
LL, HH
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
LL, HH
tOECLKQ
Clock-to-Q of the Output Enable Register
HH, EOUT
tOESUD
Data Setup Time for the Output Enable Register
JJ, HH
tOEHD
Data Hold Time for the Output Enable Register
JJ, HH
tOESUE
Enable Setup Time for the Output Enable Register
KK, HH
tOEHE
Enable Hold Time for the Output Enable Register
KK, HH
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
II, EOUT
tOEREMCLR
Asynchronous Clear Removal Time for the Output Enable Register
II, HH
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
II, HH
tICLKQ
Clock-to-Q of the Input Data Register
AA, EE
tISUD
Data Setup Time for the Input Data Register
CC, AA
tIHD
Data Hold Time for the Input Data Register
CC, AA
tISUE
Enable Setup Time for the Input Data Register
BB, AA
tIHE
Enable Hold Time for the Input Data Register
BB, AA
tICLR2Q
Asynchronous Clear-to-Q of the Input Data Register
DD, EE
tIREMCLR
Asynchronous Clear Removal Time for the Input Data Register
DD, AA
tIRECCLR
Asynchronous Clear Recovery Time for the Input Data Register
DD, AA
Note: *See Figure 2-15 on page 2-70 for more information.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AGL030V2-CSG81I | IC FPGA 1KB FLASH 30K 81-CSP |
| A3PN060-2VQG100I | IC FPGA NANO 60K GATES 100-VQFP |
| A3PN060-2VQ100I | IC FPGA NANO 60K GATES 100-VQFP |
| BR24T64FVJ-WE2 | IC EEPROM I2C 64K 400KHZ 8-TSSOP |
| AGLN030V2-ZUCG81I | IC FPGA NANO 1KB 30K 81-UCSP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A3P060-DIELOT | 制造商:Microsemi Corporation 功能描述:A3P060-DIELOT - Gel-pak, waffle pack, wafer, diced wafer on film |
| A3P060-FFG144 | 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3 60K GATES 193MHZ COMM 130NM 1.5V 144FBGA - Trays |
| A3P060-FFG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P060-FFG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P060-FFG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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