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參數(shù)資料
| 型號： | A3P1000-2PQG208IPQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 163/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-2PQG208IPQ208 |
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Global Resources in Actel Low-Power Flash Devices
v1.1
3 - 15
You can control the maximum number of shared instances allowed for the legalization to take
place using the Compile Option dialog box shown in Figure 3-10. Refer to Libero IDE / Designer
online help for details on the Compile Option dialog box. A large number of shared instances most
likely indicates a floorplanning problem that you should address.
Designer Flow for Global Assignment
To achieve the desired result, pay special attention to global management during synthesis and
place-and-route. The current Synplify tool does not insert more than six global buffers in the netlist
by default. Thus, the default flow will not assign any signal to the quadrant global network.
However, you can use attributes in Synplify and increase the default global macro assignment in
the netlist. Designer v6.2 supports automatic quadrant global assignment, which was not available
in Designer v6.1. Layout will make the choice to assign the correct signals to global. However, you
can also utilize PDC and perform manual global assignment to overwrite any automatic
assignment. The following step-by-step suggestions guide you in the layout of your design and
help you improve timing in Designer:
1. Run Compile and check the Compile report. The Compile report has global information in
the "Device Utilization" section that describes the number of chip and quadrant signals in
the design. A "Net Report" section describes chip global nets, quadrant global nets, local
clock nets, a list of nets listed by fanout, and net candidates for local clock assignment.
Review this information. Note that YB or YC are counted as global only when they are used
in isolation; if you use YB only and not GLB, this net is not shown in the global/quadrant
nets report. Instead, it appears in the Global Utilization report.
2. If some signals have a very high fanout and are candidates for global promotion, promote
those signals to global using the compile options or PDC commands. Figure 3-11 on
page 3-16 shows the Globals Management section of the compile options. Select Promote
regular nets whose fanout is greater than and enter a reasonable value for fanouts.
Figure 3-10 Shared Instances in the Compile Option Dialog Box
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-2PQG208PQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-FFG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-FFG256FG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-FFG484FG484 | FPGA, 1000000 GATES, PBGA484 |
| A3P1000-FFGG144FG144 | FPGA, 1000000 GATES, PBGA144 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| A3P1000-2VQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2VQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2VQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2VQG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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