Revision 13 5-3 Revision 10 continued 3.3 V LVCMOS and 1.2 V LVCMOS wide range were added to applicable tables in " />
參數(shù)資料
型號: A3P1000L-1FGG144I
廠商: Microsemi SoC
文件頁數(shù): 152/242頁
文件大小: 0K
描述: IC FPGA 1KB FLASH 1M 144-FBGA
標(biāo)準(zhǔn)包裝: 160
系列: ProASIC3L
RAM 位總計(jì): 147456
輸入/輸出數(shù): 97
門數(shù): 1000000
電源電壓: 1.14V ~ 1.575 V
安裝類型: 表面貼裝
工作溫度: -40°C ~ 85°C
封裝/外殼: 144-LBGA
供應(yīng)商設(shè)備封裝: 144-FPBGA(13x13)
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ProASIC3L Low Power Flash FPGAs
Revision 13
5-3
Revision 10
continued
3.3 V LVCMOS and 1.2 V LVCMOS wide range were added to applicable tables in the
Values for 1.2 V LVCMOS were added to tables in the "Detailed I/O DC Characteristics"
section, with Minimum and Maximum DC Input and Output Levels tables, are new.
Complete timing data for wide range will be available in a later revision of the datasheet
(SARs 37161, 38188).
The notes regarding drive strength in the "Summary of I/O Timing Characteristics –
Default I/O Software Settings" section tables were revised for clarification. They now
state that the minimum drive strength for the default software configuration when run in
wide range is ±100 A. The drive strength displayed in software is supported in normal
range only. For a detailed I/V curve, refer to the IBIS models (SAR 34761).
values and the definitions of RWEAK PULL-UP-MAX and RWEAK PULL-DOWN-MAX were
corrected (SAR 34756).
revised to change the maximum temperature from 110°C to 100°C, with an example of
six months instead of three months. The row for 110°C was removed from the table for
The AC Loading figures in the "Single-Ended I/O Characteristics" section were updated
Settings" section (SAR 34890).
The following sentence was deleted from the "2.5 V LVCMOS" section (SAR 34797): "It
uses a 5 V–tolerant input buffer and push-pull output buffer."
The table notes were revised for LVDS Table 2-174 Minimum and Maximum DC Input
and Output Levels (SAR 34813).
Values for the maximum frequency for input and output DDR were added to tables in the
Minimum pulse width High and Low values were added to the tables in the "Global Tree
Timing Characteristics" section. The maximum frequency for global clock parameter
was removed from these tables because a frequency on the global is only an indication
of what the global network can do. There are other limiters such as the SRAM, I/Os, and
PLL. SmartTime software should be used to determine the design frequency (SAR
36965).
CCC/PLL Specification were updated. A note was added to indicate that when the
CCC/PLL core is generated by Microsemi core generator software, not all delay values
of the specified delay increments are available (SAR 34825).
Figure 2-46 Write Access after Write onto Same Address, Figure 2-47 Read Access
after Write onto Same Address, and Figure 2-48 Write Access after Read onto Same
Address were deleted. Reference was made to a new application note, Simultaneous
covers these cases in detail (SAR 34873).
The port names in the SRAM "Timing Waveforms", SRAM "Timing Characteristics"
tables, Figure 2-50 FIFO Reset, and the FIFO "Timing Characteristics" tables were
revised to ensure consistency with the software names (SAR 35751).
The "Pin Descriptions and Packaging" chapter is new (SAR 34773).
Revision
Changes
Page
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PDF描述
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A3P1000L-1FGG484I 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA(現(xiàn)場可編程門陣列) 系列:ProASIC3L 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA(23x23)
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