2-26 Revision 13 Summary of I/O Timing Characteristics – Default I/O Software Settings
參數(shù)資料
型號(hào)： A3P1000L-1FGG144I
廠商： Microsemi SoC
文件頁數(shù)： 180/242頁
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 1M 144-FBGA
標(biāo)準(zhǔn)包裝： 160
系列： ProASIC3L
RAM 位總計(jì)： 147456
輸入/輸出數(shù)： 97
門數(shù)： 1000000
電源電壓： 1.14V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 144-LBGA
供應(yīng)商設(shè)備封裝： 144-FPBGA（13x13）
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ProASIC3L DC and Switching Characteristics
2-26
Revision 13
Summary of I/O Timing Characteristics – Default I/O Software
Settings
Table 2-27 Summary of AC Measuring Points
Standard
Input Reference Voltage
(VREF_TYP)
Board Termination
Voltage (VTT_REF)
Measuring Trip Point
(Vtrip)
3.3 V LVTTL /
3.3 V LVCMOS
–
1.4 V
3.3 V LVCMOS Wide Range
–
1.4 V
2.5 V LVCMOS
–
1.2 V
1.8 V LVCMOS
–
0.90 V
1.5 V LVCMOS
–
0.75 V
1.2 V LVCMOS *
–
0.6 V
1.2 V LVCMOS Wide Range*
–
0.6 V
3.3 V PCI
–
0.285 * VCCI (RR)
0.615 * VCCI (FF))
3.3 V PCI-X
–
0.285 * VCCI (RR)
0.615 * VCCI (FF)
3.3 V GTL
0.8 V
1.2 V
VREF
2.5 V GTL
0.8 V
1.2 V
VREF
3.3 V GTL+
1.0 V
1.5 V
VREF
2.5 V GTL+
1.0 V
1.5 V
VREF
HSTL (I)
0.75 V
VREF
HSTL (II)
0.75 V
VREF
SSTL2 (I)
1.25 V
VREF
SSTL2 (II)
1.25 V
VREF
SSTL3 (I)
1.5 V
1.485 V
VREF
SSTL3 (II)
1.5 V
1.485 V
VREF
LVDS
–
Cross point
LVPECL
–
Cross point
Note: *Applicable only to devices operating in the 1.2 V core range.
Table 2-28 I/O AC Parameter Definitions
Parameter
Parameter Definition
tDP
Data to Pad delay through the Output Buffer
tPY
Pad to Data delay through the Input Buffer
tDOUT
Data to Output Buffer delay through the I/O interface
tEOUT
Enable to Output Buffer Tristate Control delay through the I/O interface
tDIN
Input Buffer to Data delay through the I/O interface
tHZ
Enable to Pad delay through the Output Buffer—High to Z
tZH
Enable to Pad delay through the Output Buffer—Z to High
tLZ
Enable to Pad delay through the Output Buffer—Low to Z
tZL
Enable to Pad delay through the Output Buffer—Z to Low
tZHS
Enable to Pad delay through the Output Buffer with delayed enable—Z to High
tZLS
Enable to Pad delay through the Output Buffer with delayed enable—Z to Low
相關(guān)PDF資料
PDF描述
955-037-030R121 BACKSHELL 37POS Q-LOCK DIECAST
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參數(shù)描述
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A3P1000L-1FGG256I 功能描述:IC FPGA 1KB FLASH 1M 256-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3L 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A3P1000L-1FGG484 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3L 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
A3P1000L-1FGG484I 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3L 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計(jì):6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23）
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