Revision 11 2-47 Output DDR Module Figure 2-17 Output DDR Timing Model Table 2-63 Parameter Defin" />
參數(shù)資料
型號： A3PN030-Z2VQG100I
廠商： Microsemi SoC
文件頁數(shù)： 73/114頁
文件大?。?/td> 0K
描述： IC FPGA NANO 30K GATES 100-VQFP
標(biāo)準(zhǔn)包裝： 90
系列： ProASIC3 nano
輸入/輸出數(shù)： 77
門數(shù)： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
ProASIC3 nano Flash FPGAs
Revision 11
2-47
Output DDR Module
Figure 2-17 Output DDR Timing Model
Table 2-63 Parameter Definitions
Parameter Name
Parameter Definition
Measuring Nodes (from, to)
tDDROCLKQ
Clock-to-Out
B, E
tDDROCLR2Q
Asynchronous Clear-to-Out
C, E
tDDROREMCLR
Clear Removal
C, B
tDDRORECCLR
Clear Recovery
C, B
tDDROSUD1
Data Setup Data_F
A, B
tDDROSUD2
Data Setup Data_R
D, B
tDDROHD1
Data Hold Data_F
A, B
tDDROHD2
Data Hold Data_R
D, B
Data_F
(from core)
CLK
CLKBUF
Out
FF2
INBUF
CLR
DDR_OUT
Output DDR
FF1
0
1
X
A
B
D
E
C
B
OUTBUF
Data_R
(from core)
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PDF描述
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A3P060-2VQG100 IC FPGA 1KB FLASH 60K 100-VQFP
A3PN030-Z2VQ100I IC FPGA NANO 30K GATES 100-VQFP
HMC44DREH-S93 CONN EDGECARD 88POS .100 EYELET
RSC49DRTI-S734 CONN EDGECARD 98POS DIP .100 SLD
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參數(shù)描述
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