Revision 11 2-69 Timing Characteristics Table 2-76 FIFO Worst Commercial-Case Conditions" />
參數(shù)資料
型號： A3PN030-Z2VQG100I
廠商： Microsemi SoC
文件頁數(shù)： 97/114頁
文件大?。?/td> 0K
描述： IC FPGA NANO 30K GATES 100-VQFP
標準包裝： 90
系列： ProASIC3 nano
輸入/輸出數(shù)： 77
門數(shù)： 30000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
ProASIC3 nano Flash FPGAs
Revision 11
2-69
Timing Characteristics
Table 2-76 FIFO
Worst Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
–2
–1
Std.
Units
tENS
REN, WEN Setup Time
1.38
1.57
1.84
ns
tENH
REN, WEN Hold Time
0.02
ns
tBKS
BLK Setup Time
0.22
0.25
0.30
ns
tBKH
BLK Hold Time
0.00
ns
tDS
Input Data (WD) Setup Time
0.18
0.21
0.25
ns
tDH
Input Data (WD) Hold Time
0.00
ns
tCKQ1
Clock High to New Data Valid on RD (flow-through)
2.36
2.68
3.15
ns
tCKQ2
Clock High to New Data Valid on RD (pipelined)
0.89
1.02
1.20
ns
tRCKEF
RCLK High to Empty Flag Valid
1.72
1.96
2.30
ns
tWCKFF
WCLK High to Full Flag Valid
1.63
1.86
2.18
ns
tCKAF
Clock High to Almost Empty/Full Flag Valid
6.19
7.05
8.29
ns
tRSTFG
RESET LOW to Empty/Full Flag Valid
1.69
1.93
2.27
ns
tRSTAF
RESET LOW to Almost Empty/Full Flag Valid
6.13
6.98
8.20
ns
tRSTBQ
RESET Low to Data Out Low on RD (flow-through)
0.92
1.05
1.23
ns
RESET Low to Data Out Low on RD (pipelined)
0.92
1.05
1.23
ns
tREMRSTB
RESET Removal
0.29
0.33
0.38
ns
tRECRSTB
RESET Recovery
1.50
1.71
2.01
ns
tMPWRSTB
RESET Minimum Pulse Width
0.21
0.24
0.29
ns
tCYC
Clock Cycle Time
3.23
3.68
4.32
ns
FMAX
Maximum Frequency for FIFO
310
272
231
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
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PDF描述
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