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參數(shù)資料
| 型號(hào)： | A42MX02-FVQ100I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 40MX and 42MX FPGA Families |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 34/123頁 |
| 文件大小： | 854K |
| 代理商： | A42MX02-FVQ100I |
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40MX and 42MX FPGA Families
1-28
v6.0
Decode Module Timing
SRAM Timing Characteristics
Dual-Port SRAM Timing Waveforms
Figure 1-28
Decode Module Timing
Figure 1-29
SRAM Timing Characteristics
Note:
Identical timing for falling edge clock.
Figure 1-30
42MX SRAM Write Operation
A–G, H
Y
tPLH
50%
tPHL
Y
A
B
C
D
E
F
G
H
WRAD [5:0]
BLKEN
WEN
WCLK
RDAD [5:0]
LEW
REN
RCLK
RD [7:0]
WD [7:0]
Write Port
Read Port
RAM Array
32x8 or 64x4
(256 Bits)
WCLK
WD[7:0]
WRAD[5:0]
WEN
BLKEN
Valid
Valid
t
RCKHL
t
RCKHL
t
WENSU
t
BENSU
t
WENH
t
BENH
t
ADSU
t
ADH
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX02-FVQ100M | 40MX and 42MX FPGA Families |
| A42MX36-2CQ100I | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-PDIP -40 to 85 |
| A42MX36-2CQ100M | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-PDIP -40 to 85 |
| A42MX36-2PL100 | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-SO -40 to 85 |
| A42MX36-2PL100A | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-SO -40 to 85 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX02-FVQ100M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-1BG100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-1BG100A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-1BG100B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX04-1BG100ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
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