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參數(shù)資料
| 型號： | A42MX16-1PQ100M |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Octal D-type Edge-Triggered Flip-Flops With 3-State Outputs 20-TSSOP -40 to 85 |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 53/123頁 |
| 文件大小： | 854K |
| 代理商： | A42MX16-1PQ100M |
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40MX and 42MX FPGA Families
v6.0
1-47
CMOS Output Module Timing
4
t
DLH
Data-to-Pad HIGH
5.5
6.4
7.2
8.5
11.9
ns
t
DHL
Data-to-Pad LOW
4.8
5.5
6.2
7.3
10.2
ns
t
ENZH
Enable Pad Z to HIGH
4.7
5.5
6.2
7.3
10.2
ns
t
ENZL
Enable Pad Z to LOW
6.8
7.9
8.9
10.5
14.7
ns
t
ENHZ
Enable Pad HIGH to Z
11.1
12.8
14.5
17.1
23.9
ns
t
ENLZ
Enable Pad LOW to Z
8.2
9.5
10.7
12.6
17.7
ns
d
TLH
Delta LOW to HIGH
0.05
0.05
0.06
0.07
0.10
ns/pF
d
THL
Delta HIGH to LOW
0.03
0.03
0.04
0.04
0.06
ns/pF
Table 31
A40MX04 Timing Characteristics (Nominal 3.3V Operation) (Continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check the hold
time for this macro.
4. Delays based on 35 pF loading.
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