Table 2-38 A54SX72A Timing Characteristics (Worst-Case Commercial Conditions V
參數(shù)資料
型號： A54SX16A-PQG208
廠商： Microsemi SoC
文件頁數(shù)： 74/108頁
文件大小： 0K
描述： IC FPGA 180I/O 208PQFP
特色產(chǎn)品： SmartFusion? Development Kit
標準包裝： 24
系列： SX-A
LAB/CLB數(shù)： 1452
輸入/輸出數(shù)： 175
門數(shù)： 24000
電源電壓： 2.25 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
其它名稱： 1100-1066
SX-A Family FPGAs
2- 48
v5.3
Table 2-38 A54SX72A Timing Characteristics
(Worst-Case Commercial Conditions VCCA = 2.25 V, VCCI = 4.75 V, TJ = 70°C)
Parameter
Description
–3 Speed*
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Dedicated (Hardwired) Array Clock Networks
tHCKH
Input Low to High
(Pad to R-cell Input)
1.6
1.8
2.1
2.4
3.8
ns
tHCKL
Input High to Low
(Pad to R-cell Input)
1.6
1.9
2.1
2.5
3.8
ns
tHPWH
Minimum Pulse Width High
1.5
1.7
2.0
2.3
3.2
ns
tHPWL
Minimum Pulse Width Low
1.5
1.7
2.0
2.3
3.2
ns
tHCKSW
Maximum Skew
1.4
1.6
1.8
2.1
3.3
ns
tHP
Minimum Period
3.0
3.4
4.0
4.6
6.4
ns
fHMAX
Maximum Frequency
333
294
250
217
156
MHz
Routed Array Clock Networks
tRCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
2.3
2.6
3.0
3.5
4.9
ns
tRCKL
Input High to Low (Light Load)
(Pad to R-cell Input)
2.8
3.2
3.6
4.3
6.0
ns
tRCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
2.5
2.9
3.2
3.8
5.3
ns
tRCKL
Input High to Low (50% Load)
(Pad to R-cell Input)
3.0
3.4
3.9
4.6
6.4
ns
tRCKH
Input Low to High (100% Load)
(Pad to R-cell Input)
2.6
3.0
3.4
3.9
5.5
ns
tRCKL
Input High to Low (100% Load)
(Pad to R-cell Input)
3.2
3.6
4.1
4.8
6.8
ns
tRPWH
Minimum Pulse Width High
1.5
1.7
2.0
2.3
3.2
ns
tRPWL
Minimum Pulse Width Low
1.5
1.7
2.0
2.3
3.2
ns
tRCKSW
Maximum Skew (Light Load)
1.9
2.2
2.5
3.0
4.1
ns
tRCKSW
Maximum Skew (50% Load)
1.9
2.2
2.5
3.0
4.1
ns
tRCKSW
Maximum Skew (100% Load)
1.9
2.2
2.5
3.0
4.1
ns
Quadrant Array Clock Networks
tQCKH
Input Low to High (Light Load)
(Pad to R-cell Input)
1.2
1.4
1.6
1.8
2.6
ns
tQCHKL
Input High to Low (Light Load)
(Pad to R-cell Input)
1.3
1.4
1.6
1.9
2.7
ns
tQCKH
Input Low to High (50% Load)
(Pad to R-cell Input)
1.4
1.6
1.8
2.1
3.0
ns
tQCHKL
Input High to Low (50% Load)
(Pad to R-cell Input)
1.4
1.7
1.9
2.2
3.1
ns
Note: *All –3 speed grades have been discontinued.
相關(guān)PDF資料
PDF描述
R12P215D/P/R6.4 CONV DC/DC 2W 12VIN +/-15VOUT
GBM08DSEH CONN EDGECARD 16POS .156 EYELET
745967-7 CONN D-SUB RCPT STR 25POS PCB AU
GBM18DCBN-S189 CONN EDGECARD 36POS R/A .156 SLD
EPF10K10TC144-3 IC FLEX 10K FPGA 10K 144-TQFP
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參數(shù)描述
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