參數(shù)資料
型號(hào)： A54SX32A-CQ208C
元件分類： FPGA
英文描述： FPGA, 2880 CLBS, 32000 GATES, 206 MHz, CQFP208
封裝： CERAMIC, QFP-208
文件頁(yè)數(shù)： 11/40頁(yè)
文件大?。?/td> 738K
代理商： A54SX32A-CQ208C
19
Hi R e l S X -A F a m i l y F P G A s
S X -A T i m i n g M o d e l*
Har d wi re d C l oc k
External Setup
= tINY + tIRD1 + tSUD – tHCKL
= 0.9 + 0.5 + 0.7 – 1.6 = 0.5 ns
Clock-to-Out (Pin-to-Pin)
=tHCKL + tRCO + tRD1 + tDHL
= 1.6 + 1.2 + 0.5 + 4.3 = 7.6 ns
Ro ute d C l oc k
External Setup
= tINY + tIRD1 + tSUD – tRCKH
= 0.9 + 0.5 + 0.7 – 3.9 = -1.8 ns
Clock-to-Out (Pin-to-Pin)
=tRCKH + tRCO + tRD1 + tDHL
= 3.9 + 1.2 + 0.5 + 4.3 = 9.9 ns
*Values shown for A54SX32A–1, worst-case military conditions.
Output Delays
Internal Delays
Input Delays
Hardwired
I/O Module
FHMAX = 241 MHz
tINY = 0.9 ns
tIRD2 = 0.7 ns
Combinatorial
Cell
tPD =1.3 ns
Register
Cell
I/O Module
tRD1 = 0.5 ns
tDHL = 4.3 ns
I/O Module
Routed
Clock
FMAX = 161 MHz
D
Q
D
Q
tDHL = 4.3 ns
tENZL = 3.9 ns
tRD1 = 0.5 ns
tRCO = 1.2 ns
tSUD = 0.7 ns
tHD = 0.0 ns
tRD4 = 1.2 ns
tRD8 = 2.0 ns
Predicted
Routing
Delays
tRCKH = 3.9 ns (100% Load)
tRD1 = 0.5 ns
Register
Cell
tRCO = 1.2 ns
Clock
tHCKL = 1.6 ns
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PDF描述
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