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參數(shù)資料
| 型號： | AD1877JRZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 5/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC STEREO 16BIT 28-SOIC |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 位數(shù)： | 16 |
| 采樣率（每秒）： | 45k |
| 數(shù)據(jù)接口： | 串行 |
| 轉(zhuǎn)換器數(shù)目： | 2 |
| 功率耗散（最大）： | 315mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-SOIC W |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 2 個單端，單極 |
AD1877
REV. A
–13–
BCLK
RDEDGE = LO
BCLK
RDEDGE = HI
31
32
1
2
15
16
17
18
19
32
1
2
15
16
17
18
19
32
1
2
MSB-14
LSB
PREVIOUS DATA
MSB-1
LEFT DATA
MSB-2
LSB
RIGHT DATA
SOUT
OUTPUT
ZEROS
MSB-1 MSB-2
LSB
ZEROS
WCLK
OUTPUT
TAG
OUTPUT
MSB
LSB
LEFT TAG
MSB
LSB
RIGHT TAG
MSB
LSB
LEFT TAG
L
RCK
INPUT
MSB
Figure 7. Serial Data Output Timing: Slave Mode, Right-Justified with No MSB Delay,
S/M = Hl, RLJUST = Hl, MSBDLY = Hl
BCLK
RDEDGE= LO
BCLK
RDEDGE = HI
MSB-1
LEFT DATA
MSB-2
LSB
SOUT
OUTPUT
ZEROS
RIGHT DATA
MSB-1 MSB-2
LSB
ZEROS
WCLK
INPUT
TAG
OUTPUT
MSB
LEFT TAG
MSB
RIGHT TAG
ZEROS
12
34
17
12
34
17
INPUT
L
RCK
INPUT
MSB
LSB
MSB
LSB
Figure 8. Serial Data Output Timing: Slave Mode, Data Position Controlled by WCLK Input,
S/
M = Hl, RLJUST= Hl, MSBDLY = LO
dBFS
0
–80
1.0
–60
–70
0.1
0.0
–40
–50
–30
–20
–10
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
–110
–90
–100
NORMALIZED FS
TPC 7. Digital Filter Signal Transfer Function to FS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD1974YSTZ-RL | IC CODEC 4CH ADC W/PLL 48-LQFP |
| AD2S99BP | IC OSC SINUSOIDAL 20KHZ 20-PLCC |
| AD5310BRM | IC DAC 10BIT R-R W/BUFF 8-MSOP |
| AD5341BRUZ | IC DAC 12BIT SNGL VOUT 20TSSOP |
| AD5344BRU | IC DAC 12BIT QUAD VOUT 28-TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD1878 | 制造商:AD 制造商全稱:Analog Devices 功能描述:High Performance 16-/18-Bit Stereo ADCs |
| AD1878JD | 制造商:AD 制造商全稱:Analog Devices 功能描述:High Performance 16-/18-Bit Stereo ADCs |
| AD1879 | 制造商:AD 制造商全稱:Analog Devices 功能描述:High Performance 16-/18-Bit Stereo ADCs |
| AD1879JD | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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