參數(shù)資料
型號(hào)： SC16C650BIB48,128
廠商： NXP Semiconductors
文件頁(yè)數(shù)： 25/48頁(yè)
文件大?。?/td> 0K
描述： IC UART SOT313-2
標(biāo)準(zhǔn)包裝： 2,000
通道數(shù)： 1，UART
FIFO's： 32 字節(jié)
電源電壓： 2.5V，3.3V，5V
帶自動(dòng)流量控制功能： 是
帶IrDA 編碼器/解碼器： 是
帶故障啟動(dòng)位檢測(cè)功能： 是
帶調(diào)制解調(diào)器控制功能： 是
帶CMOS： 是
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
包裝： 帶卷 (TR)
其它名稱： 935274391128
SC16C650BIB48-F
SC16C650BIB48-F-ND
SC16C650B_4
NXP B.V. 2009. All rights reserved.
Product data sheet
Rev. 04 — 14 September 2009
31 of 48
NXP Semiconductors
SC16C650B
UART with 32-byte FIFOs and IrDA encoder/decoder
[1]
Applies to external clock; crystal oscillator max 24 MHz.
[2]
Applicable only when AS is tied LOW.
[3]
RCLK is an internal signal derived from Divisor Latch LSB (DLL) and Divisor Latch MSB (DLM) divisor latches.
[4]
RESET pulse must happen when these signals are inactive: CS, CS0, CS1, CS2, IOR, IOR, IOW, IOW.
t22d
delay from start to set
interrupt
-
100
-45-40
ns
t23d
delay from IOW to transmit
start
8TRCLK 24TRCLK 8TRCLK 24TRCLK 8TRCLK 24TRCLK s
t24d
delay from IOW to reset
interrupt
-
100
-45-40
ns
t25d
delay from stop to set
RXRDY
-1TRCLK
-1TRCLK s
t26d
delay from IOR to reset
RXRDY
-
100
-45-40
ns
t27d
delay from IOW to set
TXRDY
-
100
-45-40
ns
t28d
delay from start to reset
TXRDY
-8TRCLK
-8TRCLK s
tRESET
RESET pulse width
100
-
40
-
40
-
ns
N
baud rate divisor
1
216
11216 11216 1
Table 28.
Dynamic characteristics …continued
Tamb = 40 °C to +85 °C; tolerance of VCC ± 10 %, unless otherwise specied.
Symbol
Parameter
Conditions
VCC = 2.5 V
VCC = 3.3 V
VCC = 5.0 V
Unit
Min
Max
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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AD524CE 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Analog Devices 功能描述:
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