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參數(shù)資料
| 型號(hào)： | AD5501BRUZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 17/20頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 12BIT SPI 16-TSSOP |
| 產(chǎn)品培訓(xùn)模塊： | DAC Architectures |
| 標(biāo)準(zhǔn)包裝： | 96 |
| 設(shè)置時(shí)間： | 45µs |
| 位數(shù)： | 12 |
| 數(shù)據(jù)接口： | SPI?、QSPI?、MICROWIRE? 和 DSP |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 電壓電源： | 單 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | * |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | 管件 |
| 輸出數(shù)目和類型： | 1 電壓，單極 |
| 采樣率（每秒）： | * |
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AD5501
Data Sheet
Rev. C | Page 6 of 20
TIMING CHARACTERISTICS
VDD = 30 V, VLOGIC = 2.3 V to 5.5 V, and 40°C < TA < +105°C, all specifications TMIN to TMAX, unless otherwise noted.
Table 4.
Parameter
Limit1
Unit
Test Conditions/Comments
t
1
60
ns min
SCLK cycle time
t
2
10
ns min
SCLK high time
t
3
10
ns min
SCLK low time
t
4
25
ns min
SYNC falling edge to SCLK rising edge setup time
t
5
15
ns min
Data setup time
t
6
5
ns min
Data hold time
t
7
0
ns min
SCLK falling edge to SYNC rising edge
t
8
20
ns min
Minimum SYNC high time
t
9
20
ns min
LDAC pulse width low
t
10
50
ns min
SCLK falling edge to LDAC rising edge
t
11
15
ns min
CLR pulse width low
t
12
100
ns typ
CLR pulse activation time
t
13
20
μs typ
ALARM clear time
t
14
110
ns min
SCLK cycle time in read mode
t
15
55
ns max
SCLK rising edge to SDO valid
t
16
25
ns min
SCLK to SDO Data hold time
t
17
50
μs max
Power-on-reset time (this is not shown in the timing figures)
t
18
50
μs max
Power-on time (this is not shown in the timing figures)
t
19
5
μs typ
ALARM clear to output amplifier turn on (this is not shown in the timing figures)
1 All input signals are specified with tr = tf = 1 ns/V (10% to 90% of V
DD) and timed from a voltage level of (VIL + VIH)/2.
2 Maximum SCLK frequency is 16.667 MHz.
3 Under the load conditions that are outlined in Figure 2.
4 Time from when V
DD or VLOGIC supplies are powered-up to when a digital interface command can be executed.
5 Time required from execution of power-on software command to when the DAC output has settled to 1 V.
Circuit and Timing Diagrams
VOH (MIN) – VOL (MAX)
2
200A
IOL
200A
IOH
TO OUTPUT
PIN
CL
50pF
07992-
002
Figure 2. Load Circuit for SDO Timing Diagram
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD5520JSTZ | IC PPMU SNGL-CH 64-LQFP |
| AD5522JSVUZ | IC PMU QUAD 16BIT DAC 80-TQFP |
| AD5532ABC-5 | IC DAC 14BIT 32CH 74-CSPBGA |
| AD5532HSABC | IC DAC 14BIT 32CH 74-CSPBGA |
| AD5535ABCZ | IC DAC 14BIT 32CHAN 124CSPBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD5501BRUZ | 制造商:Analog Devices 功能描述:IC DAC 12BIT TSSOP-16 |
| AD5501BRUZ-REEL | 功能描述:12 Bit Digital to Analog Converter 1 16-TSSOP 制造商:analog devices inc. 系列:- 包裝:帶卷（TR） 零件狀態(tài):上次購(gòu)買時(shí)間 位數(shù):12 數(shù)模轉(zhuǎn)換器數(shù):1 建立時(shí)間:55μs 輸出類型:Voltage - Buffered 差分輸出:無(wú) 數(shù)據(jù)接口:SPI，DSP 參考類型:內(nèi)部 電壓 - 電源，模擬:10 V ~ 62 V 電壓 - 電源，數(shù)字:2.3 V ~ 5.5 V INL/DNL（LSB）:±2（最大），±1（最大） 架構(gòu):電阻串 DAC 工作溫度:-40°C ~ 105°C 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商器件封裝:16-TSSOP 標(biāo)準(zhǔn)包裝:1 |
| AD5504BRUZ | 功能描述:IC DAC 12BIT SPI 16-TSSOP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:- 標(biāo)準(zhǔn)包裝:1 系列:- 設(shè)置時(shí)間:4.5µs 位數(shù):12 數(shù)據(jù)接口:串行，SPI? 轉(zhuǎn)換器數(shù)目:1 電壓電源:單電源 功率耗散（最大）:- 工作溫度:-40°C ~ 125°C 安裝類型:表面貼裝 封裝/外殼:8-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:8-SOICN 包裝:剪切帶 (CT) 輸出數(shù)目和類型:1 電壓，單極；1 電壓，雙極 采樣率（每秒）:* 其它名稱:MCP4921T-E/SNCTMCP4921T-E/SNRCTMCP4921T-E/SNRCT-ND |
| AD5504BRUZ-REEL | 制造商:AD 制造商全稱:Analog Devices 功能描述:High Voltage, Quad-Channel 12-Bit Voltage Output DAC |
| AD5512A | 制造商:AD 制造商全稱:Analog Devices 功能描述:2.7 V to 5.5 V, Serial-Input, Voltage-Output, 16-/12-Bit nanoDACs in LFCSP |
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