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參數(shù)資料
| 型號： | AD5582YRVZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 16/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 12BIT QUAD VOUT 48-TSSOP |
| 產(chǎn)品培訓模塊： | Data Converter Fundamentals DAC Architectures |
| 標準包裝： | 39 |
| 設置時間： | 5µs |
| 位數(shù)： | 12 |
| 數(shù)據(jù)接口： | 并聯(lián) |
| 轉換器數(shù)目： | 4 |
| 電壓電源： | 模擬和數(shù)字，雙 ± |
| 功率耗散（最大）： | 30mW |
| 工作溫度： | -40°C ~ 125°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TFSOP（0.240"，6.10mm 寬） |
| 供應商設備封裝： | 48-TSSOP |
| 包裝： | 管件 |
| 輸出數(shù)目和類型： | 4 電壓，單極；4 電壓，雙極 |
| 采樣率（每秒）： | 200k |
| 產(chǎn)品目錄頁面： | 783 (CN2011-ZH PDF) |
REV. A
AD5582/AD5583
–5–
TIMING CHARACTERISTICS
Parameter
Symbol
Condition
Min
Typ
Max
Unit
INTERFACE TIMING
*
Chip Select Write Pulse Width
tWCS
35
ns
Chip Select Read Pulse Width
tRCS
130
ns
Write Setup
tWS
50
ns
Write Hold
tWH
0ns
Address Setup
tAS
50
ns
Address Hold
tAH
0ns
Load Setup
tLS
0ns
Load Hold
tLH
0ns
Write Data Setup
tWDS
50
ns
Write Data Hold
tWDH
0ns
Load Data Pulse Width
tLDW
35
ns
Reset Pulse Width
tRESET
35
ns
Read Data Hold
tRDH
0ns
Read Data Setup
tRDS
0ns
Data to Hi-Z
tDZ
CL = 10 pF
80
100
ns
Chip Select to Data
tCSD
CL = 10 pF
80
100
ns
Chip Select Repetitive Pulse Width
tCSP
20
ns
Load Setup in Double Buffer Mode
tLDS
35
ns
Load Data Hold
tLDH
0ns
*All input control signals are specified with tR = tF = 2 ns (10% to 90% of 3 V) and timed from a voltage level of 1.5 V.
Specifications subject to change without notice.
TIMING CHARACTERISTICS
(VDD = 15 V or 5 V, VSS = 0 V, DVDD = 5 V
10%, VREFH = 10 V, VREFL = 0 V, –40 C < TA < +125 C,
unless otherwise noted.)
Parameter
Symbol
Condition
Min
Typ
Max
Unit
INTERFACE TIMING
*
Chip Select Write Pulse Width
tWCS
20
ns
Chip Select Read Pulse Width
t
130
ns
Write Setup
tWS
35
ns
Write Hold
tWH
0ns
Address Setup
tAS
35
ns
Address Hold
tAH
0ns
Load Setup
tLS
0ns
Load Hold
tLH
0ns
Write Data Setup
tWDS
35
ns
Write Data Hold
tWDH
0ns
Load Data Pulse Width
tLDW
20
ns
Reset Pulse Width
tRESET
20
ns
Read Data Hold
tRDH
0ns
Read Data Setup
tRDS
0ns
Data to Hi-Z
tDZ
CL = 10 pF
100
ns
Chip Select to Data
tCSD
CL = 10 pF
100
ns
Chip Select Repetitive Pulse Width
tCSP
10
ns
Load Setup in Double Buffer Mode
tLDS
20
ns
Load Data Hold
tLDH
0ns
*All input control signals are specified with tR = tF = 2 ns (10% to 90% of 3 V) and timed from a voltage level of 1.5 V.
Specifications subject to change without notice.
(VDD = 15 V or 5 V, VSS = 0 V, DVDD = 3 V
10%, VREFH = 10 V, VREFL = 0 V, –40 C < TA < +125 C,
unless otherwise noted.)
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