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參數(shù)資料
| 型號： | AD5726YRSZ-1500RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 19/20頁 |
| 文件大小： | 0K |
| 描述： | IC DAC 12BIT QUAD SERIAL 20-SSOP |
| 產(chǎn)品培訓(xùn)模塊： | Data Converter Fundamentals DAC Architectures |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | iCMOS® |
| 設(shè)置時間： | 9µs |
| 位數(shù)： | 12 |
| 數(shù)據(jù)接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 4 |
| 電壓電源： | 雙 ± |
| 功率耗散（最大）： | 30mW 單極；240mW 雙極 |
| 工作溫度： | -40°C ~ 125°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SSOP（0.209"，5.30mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-SSOP |
| 包裝： | 標(biāo)準(zhǔn)包裝 |
| 輸出數(shù)目和類型： | 4 電壓，單極；4 電壓，雙極 |
| 產(chǎn)品目錄頁面： | 784 (CN2011-ZH PDF) |
| 其它名稱： | AD5726YRSZ-1500RL7DKR |
AD5726
Data Sheet
Rev. C | Page 8 of 20
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS
AVDD 1
VOUTD 2
VOUTC 3
VREFN 4
CLRSEL
16
CLR
15
LDAC
14
NC
13
VREFP 5
VOUTB 6
VOUTA 7
CS
12
SCLK
11
SDIN
10
AVSS 8
GND
9
NC = NO CONNECT
TOP VIEW
(Not to Scale)
AD5726
06469-
005
06469-
033
AVDD 1
VOUTD 2
VOUTC 3
VREFN 4
CLRSEL
20
CLR
19
LDAC
18
NC
17
NC
5
NC
6
VREFP 7
NC
16
NC
15
CS
14
VOUTB 8
SCLK
13
VOUTA 9
SDIN
12
AVSS 10
GND
11
NC = NO CONNECT
AD5726
TOP VIEW
(Not to Scale)
Figure 5. 16-Lead SSOP and 16-Lead SOIC Pin Configuration
Figure 6. 20-Lead SSOP Pin Configuration
Table 7. Pin Function Descriptions
Pin No.
Mnemonic
Description
16-Lead SSOP/SOIC
20-Lead SSOP
1
AVDD
Positive Analog Supply Pin. Voltage range is from 5 V to 15 V.
2
VOUTD
Buffered Analog Output Voltage of DAC D.
3
VOUTC
Buffered Analog Output Voltage of DAC C.
4
VREFN
Negative DAC Reference Input. The voltage appliedto this pindefines the zero-scale
output. Allowable range is AVSS to VREFP 2.5 V.
5
7
VREFP
Positive DAC Reference Input. The voltage appliedto this pin defines the full-scale
output voltage. Allowable range is AVDD 2.5 V to VREFN + 2.5 V.
6
8
VOUTB
Buffered Analog Output Voltage of DAC B.
7
9
VOUTA
Buffered Analog Output Voltage of DAC A.
8
10
AVSS
Negative Analog Supply Pin. Voltage range is from 0 V to 15 V.
9
11
GND
Ground Reference Pin.
10
12
SDIN
Serial Data Input. Data must bevalidonthe risingedgeofSCLK. This input isignored
whenCSis high.
11
13
SCLK
Serial Clock Input. Data is clockedinto the input register on the rising edge of SCLK.
12
14
CS
Active Low Chip Select Pin. This pin must be active for data to be clocked in. This pin
is logically OR’ed with the SCLK input and disables the serial data input when high.
13
5, 6, 15, 16, 17
NC
No Internal Connection.
14
18
LDAC
Active Low, Asynchronous Load DAC Input. The data currently contained in the
serial input register is transferred out to the DAC data registers on the falling edge
of LDAC, independent of CS. Input data must remainstable while LDAC is low.
15
19
CLR
Active Low Input. Sets input register and DAC registers to zero-scale (0x000) or
midscale (0x800), depending on the state of CLRSEL. The data in the serial input
register is unaffected by this control.
16
20
CLRSEL
Determines the action of CLR. If high, a clear command sets the internal DAC
registers to midscale (0x800). If low, the registers are set to zero (0x000).
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PDF描述 |
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