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參數(shù)資料
| 型號： | AD7401AYRWZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 9/20頁 |
| 文件大小： | 0K |
| 描述： | IC MODULATOR SIGMA-DELTA 16SOIC |
| 標(biāo)準(zhǔn)包裝： | 47 |
| 位數(shù)： | 16 |
| 采樣率（每秒）： | 20M |
| 數(shù)據(jù)接口： | 串行 |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 功率耗散（最大）： | 93.5mW |
| 電壓電源： | 單電源 |
| 工作溫度： | -40°C ~ 125°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC W |
| 包裝： | 管件 |
| 輸入數(shù)目和類型： | 1 個差分，雙極 |
| 產(chǎn)品目錄頁面： | 798 (CN2011-ZH PDF) |
AD7401A
Rev. C | Page 17 of 20
Z = one sample delay
MCLKOUT = modulators conversion bit rate
*/
Z = one sample delay
WORD_CLK = output word rate
*/
always @ (posedge mclk1 or posedge reset)
if (reset)
begin
/*initialize acc registers on reset*/
acc1 <= 0;
acc2 <= 0;
acc3 <= 0;
end
else
begin
/*perform accumulation process*/
acc1 <= acc1 + ip_data1;
acc2 <= acc2 + acc1;
acc3 <= acc3 + acc2;
end
always @ (posedge word_clk or posedge reset)
if(reset)
begin
acc3_d2 <= 0;
diff1_d <= 0;
diff2_d <= 0;
diff1 <= 0;
diff2 <= 0;
diff3 <= 0;
end
else
begin
diff1 <= acc3 - acc3_d2;
diff2 <= diff1 - diff1_d;
diff3 <= diff2 - diff2_d;
acc3_d2 <= acc3;
diff1_d <= diff1;
diff2_d <= diff2;
end
/*DECIMATION STAGE (MCLKOUT/ WORD_CLK)
*/
always @ (negedge mclk1 or posedge reset)
if (reset)
word_count <= 0;
else
word_count <= word_count + 1;
/* Clock the Sinc output into an output
register
always @ (word_count)
word_clk <= word_count[7];
/*DIFFERENTIATOR ( including decimation
stage)
Perform the differentiation stage (FIR) at a
lower speed.
WORD_CLK
DATA
DIFF3
07
33
2-
02
9
Figure 29. Clocking Sinc Output into an Output Register
WORD_CLK
ACC3
DIFF1
DIFF3
+
–
+
–
DIFF2
Z–1
–
+
–
Z–1
0
733
2-
0
28
WORD_CLK = output word rate
*/
always @ (posedge word_clk)
begin
Figure 28. Differentiator
DATA[15] <= diff3[23];
DATA[14] <= diff3[22];
DATA[13] <= diff3[21];
DATA[12] <= diff3[20];
DATA[11] <= diff3[19];
DATA[10] <= diff3[18];
DATA[9]
<= diff3[17];
DATA[8]
<= diff3[16];
DATA[7]
<= diff3[15];
DATA[6]
<= diff3[14];
DATA[5]
<= diff3[13];
DATA[4]
<= diff3[12];
DATA[3]
<= diff3[11];
DATA[2]
<= diff3[10];
DATA[1]
<= diff3[9];
DATA[0]
<= diff3[8];
end
endmodule
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