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參數(shù)資料
| 型號： | AD9512UCPZ-EP-R7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 16/20頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DIST 5OUT PLL 48LFCSP |
| 標準包裝： | 750 |
| 類型： | 扇出緩沖器（分配），除法器 |
| PLL： | 無 |
| 輸入： | 時鐘 |
| 輸出： | LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.2GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -55°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 帶卷 (TR) |
Enhanced Product
AD9512-EP
Rev. 0 | Page 5 of 20
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVDS-TO-CMOS OUT
Everything the same; different logic type
Output Skew, tSKV_C
158
353
506
ps
LVDS to CMOS on same part
1
The measurements are for CLK1. For CLK2, add approximately 25 ps.
2
This is the difference between any two similar delay paths within a single device operating at the same voltage and temperature.
3
This is the difference between any two similar delay paths across multiple devices operating at the same voltage and temperature.
CLOCK OUTPUT PHASE NOISE
Table 4.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK1-TO-LVPECL ADDITIVE PHASE NOISE
CLK1 = 622.08 MHz, OUT = 622.08 MHz
Input slew rate > 1 V/ns
Divide Ratio = 1
@ 10 Hz Offset
125
dBc/Hz
@ 100 Hz Offset
132
dBc/Hz
@ 1 kHz Offset
140
dBc/Hz
@ 10 kHz Offset
148
dBc/Hz
@ 100 kHz Offset
153
dBc/Hz
>1 MHz Offset
154
dBc/Hz
CLK1 = 622.08 MHz, OUT = 155.52 MHz
Divide Ratio = 4
@ 10 Hz Offset
128
dBc/Hz
@ 100 Hz Offset
140
dBc/Hz
@ 1 kHz Offset
148
dBc/Hz
@ 10 kHz Offset
155
dBc/Hz
@ 100 kHz Offset
161
dBc/Hz
>1 MHz Offset
161
dBc/Hz
CLK1 = 622.08 MHz, OUT = 38.88 MHz
Divide Ratio = 16
@ 10 Hz Offset
135
dBc/Hz
@ 100 Hz Offset
145
dBc/Hz
@ 1 kHz Offset
158
dBc/Hz
@ 10 kHz Offset
165
dBc/Hz
@ 100 kHz Offset
165
dBc/Hz
>1 MHz Offset
166
dBc/Hz
CLK1 = 491.52 MHz, OUT = 61.44 MHz
Divide Ratio = 8
@ 10 Hz Offset
131
dBc/Hz
@ 100 Hz Offset
142
dBc/Hz
@ 1 kHz Offset
153
dBc/Hz
@ 10 kHz Offset
160
dBc/Hz
@ 100 kHz Offset
165
dBc/Hz
>1 MHz Offset
165
dBc/Hz
CLK1 = 491.52 MHz, OUT = 245.76 MHz
Divide Ratio = 2
@ 10 Hz Offset
125
dBc/Hz
@ 100 Hz Offset
132
dBc/Hz
@ 1 kHz Offset
140
dBc/Hz
@ 10 kHz Offset
151
dBc/Hz
@ 100 kHz Offset
157
dBc/Hz
>1 MHz Offset
158
dBc/Hz
相關PDF資料 |
PDF描述 |
|---|---|
| AD9512UCPZ-EP | IC CLOCK DIST 5OUT PLL 48LFCSP |
| AD9513BCPZ-REEL7 | IC CLOCK DIST 3OUT PLL 32LFCSP |
| AD9514BCPZ-REEL7 | IC CLOCK DIST 3OUT PLL 32LFCSP |
| AD9515BCPZ-REEL7 | IC CLOCK DIST 2OUT PLL 32LFCSP |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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