參數(shù)資料
型號(hào)： AD9516-1BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 40/80頁
文件大?。?/td> 0K
描述： IC CLOCK GEN 2.5GHZ VCO 64-LFCSP
標(biāo)準(zhǔn)包裝： 1
類型： 時(shí)鐘發(fā)生器，扇出配送
PLL： 是
輸入： 時(shí)鐘
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:14
差分 - 輸入:輸出： 是/是
頻率 - 最大： 2.65GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
配用： AD9516-1/PCBZ-ND - BOARD EVALUATION FOR AD9516-1
Data Sheet
AD9516-1
Rev. C | Page 45 of 80
Table 44. Divider 3, Divider 4 Duty Cycle; VCO Divider Not
Used; Duty Cycle Correction On (DCCOFF = 0)
Input
Clock
Duty
Cycle
DX.1
DX.2
Output
Duty Cycle
NX.1 + MX.1 + 2
NX.2 + MX.2 + 2
50%
1
50%
Even
(NX.1 = MX.1)
1
50%
X%
1
X% (High)
X%
Even
(NX.1 = MX.1)
1
50%
Odd
(MX.1 = NX.1 + 1)
1
50%
X%
Odd
(MX.1 = NX.1 + 1)
1
(NX.1 + 1 + X%)/
(2NX.1 + 3)
Odd
(MX.1 = NX.1 + 1)
1
(NX.1 + 1 + X%)/
(2NX.1 + 3)
50%
Even
(NX.1 = MX.1)
Even
(NX.2 = MX.2)
50%
X%
Even
(NX.1 = MX.1)
Even
(NX.2 = MX.2)
50%
Odd
(MX.1 = NX.1 + 1)
Even
(NX.2 = MX.2)
50%
X%
Odd
(MX.1 = NX.1 + 1)
Even
(NX.2 = MX.2)
50%
Odd
(MX.1 = NX.1 + 1)
Odd
(MX.2 = NX.2 + 1)
50%
X%
Odd
(MX.1 = NX.1 + 1)
Odd
(MX.2 = NX.2 + 1)
(2NX.1NX.2 + 3NX.1 +
3NX.2 + 4 + X%)/
((2NX.1 + 3)(2NX.2 + 3))
Phase Offset or Coarse Time Delay (Divider 3 and Divider 4)
Divider 3 and Divider 4 can be set to have a phase offset or
delay. The phase offset is set by a combination of the bits in the
phase offset and start high registers (see Table 45).
Table 45. Setting Phase Offset and Division for Divider 3 and
Divider 4
Divider
Start
High (SH)
Phase
Offset (PO)
Low
Cycles M
High
Cycles N
3
3.1
0x19C[0]
0x19A[3:0]
0x199[7:4]
0x199[3:0]
3.2
0x19C[1]
0x19A[7:4]
0x19B[7:4]
0x19B[3:0]
4
4.1
0x1A1[0]
0x19F[3:0]
0x19E[7:4]
0x19E[3:0]
4.2
0x1A1[1]
0x19F[7:4]
0x1A0[7:4]
0x1A0[3:0]
Let Δt = delay (in seconds).
Φx.y = 16 × SH[0] + 8 × PO[3] + 4 × PO[2] + 2 × PO[1] +
1 × PO[0].
TX.1 = period of the clock signal at the input to DX.1 (in seconds).
TX.2 = period of the clock signal at the input to DX.2 (in seconds).
Case 1
When Φx.1 ≤ 15 and Φx.2 ≤ 15:
Δt = Φx.1 × TX.1 + ΦX.2 × Tx.2
Case 2
When Φx.1 ≤ 15 and Φx.2 ≥ 16:
Δt = ΦX.1 × TX.1 + (ΦX.2 16 + MX.2 + 1) × TX.2
Case 3
When ΦX.1 ≥ 16 and ΦX.2 ≤ 15:
Δt = (ΦX.1 16 + MX.1 + 1) × TX.1 + ΦX.2 × TX.2
Case 4
When ΦX.1 ≥ 16 and ΦX.2 ≥ 16:
Δt =
(ΦX.1 16 + MX.1 + 1) × TX.1 + (ΦX.2 16 + MX.2 + 1) × TX.2
Fine Delay Adjust (Divider 3 and Divider 4)
Each AD9516 LVDS/CMOS output (OUT6 to OUT9) includes
an analog delay element that can be programmed to give
variable time delays (Δt) in the clock signal at that output.
DIVIDER
X.2
DIVIDER
X.1
Δt
OUTM
BYPASS
FINE DELAY
ADJUST
CMOS
LVDS
CMOS
Δt
OUTN
BYPASS
FINE DELAY
ADJUST
CMOS
LVDS
CMOS
OUTPUT
DRIVERS
CLK
VCO
DIVIDER
06420-
072
Figure 56. Fine Delay (OUT6 to OUT9)
The amount of delay applied to the clock signal is determined
by programming four registers per output (see Table 46).
Table 46. Setting Analog Fine Delays
OUTPUT
(LVDS/CMOS)
Ramp
Capacitors
Ramp
Current
Delay
Fraction
Delay
Bypass
OUT6
0x0A1[5:3]
0x0A1[2:0]
0x0A2[5:0]
0x0A0[0]
OUT7
0x0A4[5:3]
0x0A4[2:0]
0x0A5[5:0]
0x0A3[0]
OUT8
0x0A7[5:3]
0x0A7[2:0]
0x0A8[5:0]
0x0A6[0]
OUT9
0x0AA[5:3]
0x0AA[2:0]
0x0AB[5:0]
0x0A9[0]
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AD9516-1XCPZ 制造商:Analog Devices 功能描述:14-CHANNEL CLOCK GENERATOR WITH INTEGRATED 2.8 GHZ VCO - Bulk
AD9516-2 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Output Clock Generator with Integrated 2.2 GHz VCO
AD9516-2/PCBZ 功能描述:BOARD EVAL FOR AD9516-2 2.2GHZ RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 評(píng)估演示板和套件 系列:- 標(biāo)準(zhǔn)包裝:1 系列:- 主要目的:電信，線路接口單元（LIU） 嵌入式:- 已用 IC / 零件:IDT82V2081 主要屬性:T1/J1/E1 LIU 次要屬性:- 已供物品:板，電源，線纜，CD 其它名稱:82EBV2081
AD9516-2BCPZ 功能描述:IC CLOCK PLL/VCO 2.2GHZ 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:2,000 系列:- 類型:PLL 時(shí)鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS，LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應(yīng)商設(shè)備封裝:32-TQFP（7x7） 包裝:帶卷 (TR)
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