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參數(shù)資料
| 型號(hào)： | ADCLK846BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 6/16頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK BUFFER 1:6 1.2GHZ 24LFCSP |
| 設(shè)計(jì)資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 類型： | 扇出緩沖器（分配） |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:6 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，CMOS，HSTL，LVDS，LVPECL |
| 輸出： | CMOS，LVDS |
| 頻率 - 最大： | 1.2GHz |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-VFQFN 裸露焊盤(pán)，CSP |
| 供應(yīng)商設(shè)備封裝： | 24-LFCSP-VQ（4x4） |
| 包裝： | 帶卷 (TR) |
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ADCLK846
Rev. B | Page 14 of 16
Termination at the far end of the PCB trace is a second option.
The CMOS outputs of the ADCLK846 do not supply enough
current to provide a full voltage swing with a low impedance
resistive, far-end termination, as shown in Figure 27. Match the
far-end termination network to the PCB trace impedance and
provide the desired switching point. The reduced signal swing
may still meet receiver input requirements in some applications.
This can be useful when driving long trace lengths on less
critical nets.
CMOS
10
50
100
VS
0
72
26
-0
77
Figure 27. CMOS Output with Far-End Termination
Because of the limitations of single-ended CMOS clocking,
consider using differential outputs when driving high speed
signals over long traces. The ADCLK846 offers LVDS outputs
that are better suited for driving long traces where the inherent
noise immunity of differential signaling provides superior
performance for clocking converters.
INPUT TERMINATION OPTIONS
For single-ended operation, always bypass unused input to
GND as shown in Figure 31.
to negate the 30 mV input offset with external resistor values.
For example, use 1.8 V CMOS with long traces to provide far-
end termination.
100
CLK
100
CLK
0
72
26
-128
Figure 28. Typical AC-Coupled or DC-Coupled LVDS or HSTL Configurations
(see Table 8)
CLK
VCC
0
72
26
-12
9
Figure 29. Typical AC-Coupled or DC-Coupled CML Configurations
(see Table 8 for CML Coupling Limitations)
CLK
50
VCC – 2V
CLK
50
VCC – 2V
07
22
6-
13
0
Figure 30. Typical AC-Coupled or DC-Coupled LVPECL Configurations
(see Table 8 for LVPECL DC Coupling Limitations)
CLK
07
22
6-
131
Figure 31. Typical 1.8 V CMOS Configurations for Short Trace Lengths
(see Table 8 for CMOS compatibility)
CLK
VREF
07
22
6-
13
2
Figure 32. Use of the VREF to Provide Low Impedance Termination into VS/2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADCLK854BCPZ | IC CLOCK BUFFER MUX 2:12 48LFCSP |
| ADCLK907BCPZ-WP | IC CLK/DATA BUFF DVR 1:1 16LFCSP |
| ADCLK914BCPZ-WP | IC CLK/DATA BUFF DVR 1:1 16LFCSP |
| ADCLK944BCPZ-R7 | IC CLOCK BUFFER 1:4 7GHZ 16LFCSP |
| ADCLK946BCPZ | IC CLK BUFFER 1:6 4.8GHZ 24LFCSP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADCLK854BCPZ | 功能描述:IC CLOCK BUFFER MUX 2:12 48LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘緩沖器，驅(qū)動(dòng)器 系列:- 產(chǎn)品培訓(xùn)模塊:High Bandwidth Product Overview 標(biāo)準(zhǔn)包裝:1,000 系列:Precision Edge® 類型:扇出緩沖器（分配） 電路數(shù):1 比率 - 輸入:輸出:1:4 差分 - 輸入:輸出:是/是 輸入:CML，LVDS，LVPECL 輸出:CML 頻率 - 最大:2.5GHz 電源電壓:2.375 V ~ 2.625 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤(pán)，16-MLF? 供應(yīng)商設(shè)備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) |
| ADCLK854BCPZ-REEL7 | 功能描述:IC CLOCK BUFFER MUX 2:12 48LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘緩沖器，驅(qū)動(dòng)器 系列:- 標(biāo)準(zhǔn)包裝:74 系列:- 類型:扇出緩沖器（分配） 電路數(shù):1 比率 - 輸入:輸出:1:10 差分 - 輸入:輸出:是/是 輸入:HCSL, LVCMOS, LVDS, LVPECL, LVTTL 輸出:HCSL，LVDS 頻率 - 最大:400MHz 電源電壓:3 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:32-VFQFN 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:32-QFN（5x5） 包裝:管件 |
| ADCLK905 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Ultrafast SiGe ECL Clock/Data Buffers |
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