tCONV Conversion Time 1.6 μs
參數(shù)資料
型號(hào)： ADS8361IRHBTG4
廠(chǎng)商： Texas Instruments
文件頁(yè)數(shù)： 27/29頁(yè)
文件大?。?/td> 0K
描述： IC ADC DUAL 16BIT 500KSPS 32VQFN
產(chǎn)品培訓(xùn)模塊： Data Converter Basics
標(biāo)準(zhǔn)包裝： 250
位數(shù)： 16
采樣率（每秒）： 500k
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 200mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 125°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 32-QFN 裸露焊盤(pán)（5x5）
包裝： 帶卷 (TR)
輸入數(shù)目和類(lèi)型： 8 個(gè)單端，雙極；4 個(gè)差分，雙極
配用： 296-19922-ND - EVAL MOD FOR ADS8361
296-18350-ND - KIT 5-6K INTERFACE BOARD
ADS8361
7
SBAS230E
www.ti.com
SYMBOL
DESCRIPTION
MIN
MAX
UNITS
COMMENTS
tCONV
Conversion Time
1.6
μs
When TCKP = 100ns
tACQ
Acquisition Time
0.4
μs
When TCKP = 100ns
tCKP
Clock Period
100
10,000
ns
tCKL
Clock LOW
40
ns
tCKH
Clock HIGH
40
ns
tF
DOUT Fall Time
25
ns
tR
DOUT Rise Time
30
ns
t1
CONVST HIGH
15
ns
t2
Address Setup Time
15
ns
Address latched on falling edge of CLK cycle ‘2’.
t3
Address Hold Time
15
t4
RD Setup Time
15
ns
Before falling edge of CLOCK.
t5
RD to CS Hold Time
15
ns
After falling edge of CLOCK.
t6
CONVST LOW
20
ns
t7
RD LOW
20
ns
t8
CS Setup Time
15
ns
Before falling edge of CLOCK (for RD).
t9
CLOCK to Data Valid Delay
30
ns
Maximum delay following rising edge of CLOCK.
t10
Data Valid After CLOCK(3)
1
ns
Time data is valid after second rising edge of CLOCK.
t11
CS Setup Time
0
ns
Before CONVST
TIMING CHARACTERISTICS
Timing Characteristics over recommended operating free-air temperature range TMIN to TMAX, AVDD = 5V, REFIN = REFOUT internal reference +2.5V,
fCLK = 10MHz, fSAMPLE = 500kSPS, and BVDD = 2.7 ÷ 5.5V (unless otherwise noted).
NOTES: (1) All input signals are specified with tR = tF = 5ns (10% to 90% of BVDD) and timed from a voltage level of (VIL + VIH)/2.
(2) See timing diagram above.
(3) ‘n – 1’ data will remain valid 1ns after rising edge of next CLOCK cycle.
CH
A/B
CH
0/1
A0
RD
CS
BUSY
Serial
Data A
1
CLOCK
CONVST
23
4
11
10
12
13
14
15
16
17
18
19
20
1
2
3
4
5
6
D15
D14
D8
D7
D6
D5
D4
D3
D2
D1
D0
0
D15
D14
D13
D12
Serial
Data B
D15
D14
D8
D7
D6
D5
D4
D3
D2
D1
D0
0
D15
D14
D13
D12
CH
0/1
0
t3
t1
tCONV
tACQ
tCONV
t7
t10
t9
t6
tCKH
tCKL
0
t2
t11
t4
t8
t5
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PDF描述
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